特許

J-GLOBAL ID：201403012537430277

半導体装置

発明者： 越後谷 研一 ,  長峰 久之
出願人/特許権者： ピーエスフォー ルクスコ エスエイアールエル
代理人 (4件)： 鷲頭 光宏 ,  緒方 和文 ,  黒瀬 泰之 ,  三谷 拓也
公報種別：公開公報
出願番号（国際出願番号）：特願2013-009792
公開番号（公開出願番号）：特開2014-143257
出願日： 2013年01月23日
公開日（公表日）： 2014年08月07日
要約：

【課題】静電気放電によって、半導体装置内の電界効果トランジスタのゲート絶縁膜が破壊されてしまうことを防止する。【解決手段】半導体基板の表面に、p型であるウエルW1と、ウエルW1内に配置され、かつそれぞれn型である拡散層D1,D2と、少なくとも一部分がウエルW1内に配置され、かつn型である拡散層D3と、n型である拡散層D4とが設けられ、電源配線VDDQは拡散層D1,D4と電気的に接続され、トランジスタT1のソース/ドレインはそれぞれ拡散層D1,D2によって構成され、トランジスタT2のソース/ドレインはそれぞれ拡散層D2及び拡散層D3の上記一部分によって構成され、拡散層D4,D3はp型の領域を挟んで互いに隣接して配置されることを特徴とする。【選択図】図7

請求項（抜粋）：

半導体基板と、 第1及び第2の電界効果トランジスタと、 第1の電源電圧が供給される第1の電源配線とを備え、 前記半導体基板の表面には、 第1の導電型である第1のウエルと、 前記第1のウエル内に配置され、かつそれぞれ前記第1の導電型とは異なる第2の導電型である第1及び第2の拡散層と、 少なくとも一部分が前記第1のウエル内に配置され、かつ前記第2の導電型である第3の拡散層と、 前記第2の導電型である第4の拡散層とが設けられ、 前記第1の電源配線は前記第1及び第4の拡散層と電気的に接続され、 前記第1の電界効果トランジスタのソースは前記第1の拡散層によって構成され、 前記第1の電界効果トランジスタのドレインは前記第2の拡散層によって構成され、 前記第2の電界効果トランジスタのソースは前記第2の拡散層によって構成され、 前記第2の電界効果トランジスタのドレインは前記第3の拡散層の前記一部分によって構成され、 前記第4及び第3の拡散層は、前記第1の導電型の領域を挟んで互いに隣接して配置される ことを特徴とする半導体装置。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/06 ,  H01L 21/823 ,  H01L 27/092

FI (5件)：

H01L27/04 H ,  H01L27/06 311B ,  H01L27/06 311C ,  H01L27/08 321K ,  H01L27/08 321H

Fターム (30件)：

5F038BH04 ,  5F038BH06 ,  5F038BH07 ,  5F038BH13 ,  5F038BH15 ,  5F038CA02 ,  5F038CA03 ,  5F038CA10 ,  5F038CD02 ,  5F038DF05 ,  5F038EZ20 ,  5F048AA02 ,  5F048AB01 ,  5F048AB03 ,  5F048AB04 ,  5F048AB05 ,  5F048BA01 ,  5F048BB02 ,  5F048BC02 ,  5F048BE03 ,  5F048BE04 ,  5F048BE09 ,  5F048BF15 ,  5F048BF16 ,  5F048BF18 ,  5F048CC06 ,  5F048CC09 ,  5F048CC13 ,  5F048CC15 ,  5F048CC19