特許

J-GLOBAL ID：201403015208968427

メモリ制御装置および画像形成装置

発明者： 伊藤 淳
出願人/特許権者： コニカミノルタ株式会社
代理人 (1件)： 長石 富夫
公報種別：公開公報
出願番号（国際出願番号）：特願2013-050738
公開番号（公開出願番号）：特開2014-178745
出願日： 2013年03月13日
公開日（公表日）： 2014年09月25日
要約：

【課題】SDRAMへの読み書きで副走査方向の位置をシフトさせてスキュー/ボウ等を補正する際のバースト転送においてバースト長を短くしてもプリチャージ待ち等のオーバーヘッドを抑えられるメモリ制御装置および画像形成装置を提供する。【解決手段】画像内での主走査方向の画素位置を示す主走査アドレスと副走査方向の画素位置を示す副走査アドレスをSDRAMのカラムアドレスとロウアドレスとバンクアドレスに割り当てる際に、主走査アドレスのうちバースト転送サイズ分の下位のN(例えば2)ビットはカラムアドレスの下位ビットに割り当て、その上位側に続く所定数のビット(例えば3ビット)はバンクアドレスに割り当ててアドレスマッピングし、バースト転送の切れ目で副走査アドレスを変更しながらマルチバンクオペレーションによってバースト転送を複数回連続的に実行することで、主走査方向1ライン分の読み出しまたは書き込みを行う。【選択図】図11

請求項（抜粋）：

主走査方向とこれに直交する副走査方向とに画素が行列状に配列された二次元画像の主走査方向の画素位置を指し示す主走査アドレスと副走査方向の画素位置を指し示す副走査アドレスを、SDRAMのカラムアドレスと、ロウアドレスと、バンクアドレスに割り当てると共に、少なくとも主走査アドレスのうち、バースト転送サイズ分のアドレスに対応する下位のN(Nは正の整数)ビットはカラムアドレスの下位ビットに割り当て、主走査アドレスのうち前記下位のNビットの上位側に続く所定数のビットはバンクアドレスに割り当てるアドレスマッピング部と、 前記バースト転送の切れ目で副走査アドレスを変更しながらマルチバンクオペレーションによって前記バースト転送を複数回連続的に実行することで、主走査方向1ライン分の読み出しまたは書き込みを行うアクセス実行部と、 を有する ことを特徴とするメモリ制御装置。

IPC (6件)：

G06F 12/02 ,  G06F 12/00 ,  G06F 12/06 ,  G06T 1/60 ,  G03G 21/00 ,  B41J 5/30

FI (7件)：

G06F12/02 580E ,  G06F12/00 580 ,  G06F12/02 580J ,  G06F12/06 540G ,  G06T1/60 450G ,  G03G21/00 370 ,  B41J5/30 Z

Fターム (19件)：

2C187AC06 ,  2C187AD14 ,  2C187AF03 ,  2C187BF01 ,  2C187FA03 ,  2C187FD00 ,  2H270MA04 ,  2H270MA06 ,  2H270MB45 ,  2H270MF14 ,  2H270MF15 ,  2H270ZC04 ,  2H270ZC06 ,  2H270ZC07 ,  5B047EA05 ,  5B047EB04 ,  5B047EB06 ,  5B047EB11 ,  5B060GA07