マルチゲート半導体デバイス

発明者： ,
出願人/特許権者：
代理人 (1件)：特許業務法人深見特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2012-133705
公開番号（公開出願番号）：特開2013-258308
出願日： 2012年06月13日
公開日（公表日）： 2013年12月26日
要約：

【課題】小型のマルチゲート半導体デバイスを高いプロセス歩留まりで製造する。【解決手段】3つのゲート電極16,18,20は、オーミック電極12,14間の第1のチャネル領域10および第1のチャネル領域10とゲート幅方向に連なるように形成された第2のチャネル領域40の上面に亘って形成される。3つのゲート電極の少なくとも1つは一端が第2のチャネル領域40内に位置する。第2のチャネル領域40は、ゲート電極により、ゲート-オーミック間領域26,32に隣接するチャネル部50,56と、ゲート間領域28,30に隣接するチャネル部52,54と、チャネル部50,56およびチャネル部52,54が共通に接続されるチャネル部58,60とに区画される。FETがオフ状態のとき、ゲート間領域28およびゲート-オーミック間領域26はチャネル部50,58,52により電気的に接続される。【選択図】図1

請求項（抜粋）：

半導体基板と、前記半導体基板上に形成され、周囲を素子分離領域で囲まれたチャネル層と、前記チャネル層上に形成された2個のオーミック電極と、前記2個のオーミック電極の間の前記チャネル層である第1のチャネル領域、および、前記第1のチャネル領域とゲート幅方向に連なるように形成された前記チャネル層である第2のチャネル領域の上面に亘って形成された複数のゲート電極とを備え、前記複数のゲート電極は、少なくとも1つのゲート電極の一端が前記第2のチャネル領域内に位置するように形成され、前記第1のチャネル領域は、前記複数のゲート電極によって、互いに隣り合う前記ゲート電極の間に前記ゲート幅方向に延在する第1のチャネル部と、前記ゲート電極および前記オーミック電極の間に前記ゲート幅方向に延在する第2のチャネル部とに区画され、前記第2のチャネル領域は、前記複数のゲート電極によって、前記第1のチャネル部と前記ゲート幅方向に隣接する第3のチャネル部と、前記第2のチャネル部と前記ゲート幅方向に隣接する第4のチャネル部と、前記第3のチャネル部および前記第4のチャネル部が共通に接続される第5のチャネル部とに区画される、マルチゲート半導体デバイス。

IPC (4件)：

H01L 21/337 , H01L 21/338 , H01L 29/808 , H01L 29/812

FI (1件)：

H01L29/80 W

Fターム (8件)：

5F102FA00 , 5F102GA17 , 5F102GB01 , 5F102GC01 , 5F102GC05 , 5F102GD01 , 5F102GS07 , 5F102HC15

前のページに戻る