特許
J-GLOBAL ID：201403019252078329
D/A変換器
発明者：
出願人/特許権者：
代理人 (1件)：
特許業務法人 サトー国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-035734
公開番号（公開出願番号）：特開2014-165719
出願日： 2013年02月26日
公開日（公表日）： 2014年09月08日
要約：
【課題】変換入力データの変化量にかかわらず変換誤差を低減してセトリング時間を短縮する。【解決手段】第1変換回路2は電圧ポテンショメータ型のD/A変換器であって、下位2ビットのデータDAをD/A変換する。第2変換回路3は、キャパシタアレイ22を用いたD/A変換器であって、上位2ビットのデータDAをD/A変換する。直前のD/A変換周期に対しデータDAが変化すると、SELをH(A側)、スイッチSW1、SW2をC側、スイッチSW3、SW4をA側に切り替え、データDAの上位2ビットのD/A変換電圧を初期化電圧とする第1初期化形態で初期化する。直前のD/A変換周期に対しデータDAが変化しない場合には、SELをL(B側)、スイッチSW1、SW2をC側、スイッチSW3、SW4をB側に切り替え、前回のD/A変換電圧VDAを初期化電圧として用いる第2初期化形態で初期化する。【選択図】図1
請求項（抜粋）：
M+Nビットの変換入力データをD/A変換するD/A変換器において、
抵抗直列回路(10)または抵抗ラダー回路を備え、入力されたNビット(N≧1)のデータに応じた電圧を出力可能な第1変換回路(2,62)と、
基準容量を持つ連結キャパシタ(C0)と前記基準容量の2のべき乗倍の容量に重み付けされたM個(M≧2)の重み付けキャパシタ(C1,C2)の各一端がコモンライン(24)に接続されたキャパシタアレイ(22)および前記重み付けキャパシタの他端をMビットのデータに応じて第1基準電圧側または第2基準電圧側に切り替えて電荷を設定する電荷設定回路(23)を備え、入力されたMビットのデータに応じた電圧を出力可能な第2変換回路(3)と、
前記コモンラインに生じたD/A変換電圧をサンプルホールドして出力するホールド回路(6)と、
前記キャパシタアレイを構成する全キャパシタの両端を互いに接続し、その両端に前記第1変換回路の出力電圧および前記ホールド回路の出力電圧の一方を選択して印加可能な初期化回路(4,63)と、
D/A変換周期ごとに、当該D/A変換周期の変換入力データが直前のD/A変換周期の変換入力データと異なる場合には、前記第1変換回路に当該D/A変換周期の変換入力データの上位Nビットのデータを与え、前記初期化回路により前記全キャパシタの両端に前記第1変換回路の出力電圧を印加する第1初期化形態により前記キャパシタアレイの初期化を実行し、当該D/A変換周期の変換入力データが直前のD/A変換周期の変換入力データと同じ場合には、前記初期化回路により前記全キャパシタの両端に前記ホールド回路の出力電圧を印加する第2初期化形態により前記キャパシタアレイの初期化を実行し、その後、前記第1変換回路に前記変換入力データの下位Nビットのデータを与え、前記第2変換回路に前記変換入力データの上位Mビットのデータを与え、前記連結キャパシタの他端に前記第1変換回路の出力電圧を印加することにより前記変換入力データのD/A変換を実行し、その後、前記ホールド回路によるホールド動作を実行する制御手段(7,51,64)とを備えたことを特徴とするD/A変換器。
IPC (2件)：
FI (2件)：
Fターム (7件)：
5J022AB02
, 5J022AB04
, 5J022AB09
, 5J022BA03
, 5J022BA05
, 5J022CA10
, 5J022CF08
