特許

J-GLOBAL ID：201403022944662250

パイプライン型AD変換器

発明者： 橋本 理史
出願人/特許権者： シャープ株式会社
代理人 (1件)： 政木 良文
公報種別：公開公報
出願番号（国際出願番号）：特願2013-078650
公開番号（公開出願番号）：特開2014-204276
出願日： 2013年04月04日
公開日（公表日）： 2014年10月27日
要約：

【課題】 高SN比を維持しつつ低消費電力化が可能なパイプライン型AD変換器を提供する。【解決手段】 カスケード接続された複数の残差演算ステージ31、最終段のサブAD変換器32、複数の残差演算ステージ内に各別に設けられたサブAD変換回路部14とサブAD変換器の夫々から出力されるAD変換信号Dsubを合成するデジタル合成回路13、及び、複数の残差演算ステージ内に各別に設けられたスイッチドキャパシタ回路を用いて構成される残差演算回路部に、高レベル参照電圧を供給する第1オペアンプ32と低レベル参照電圧を供給する第2オペアンプ33、を備え、第1オペアンプ32が、高レベル参照電圧を供給する入力容量素子Csの総容量値に基づいて、出力電流の駆動能力を可変に構成され、第2オペアンプ33が、低レベル参照電圧を供給する入力容量素子Csの総容量値に基づいて、出力電流の駆動能力を可変に構成されている。【選択図】 図8

請求項（抜粋）：

カスケード接続された複数の残差演算ステージ、 前記複数の残差演算ステージの後段に接続するサブAD変換器、 前記複数の残差演算ステージ内に各別に設けられたサブAD変換回路部と前記サブAD変換器の夫々から出力されるAD変換信号を合成するデジタル合成回路、及び、 前記複数の残差演算ステージ内に各別に設けられたスイッチドキャパシタ回路を用いて構成される残差演算回路部に、高レベル参照電圧を供給する第1オペアンプと低レベル参照電圧を供給する第2オペアンプ、を備え、 前記複数の残差演算ステージの夫々において、前記残差演算回路部が、前記残差演算ステージに入力するアナログ入力電圧と、前記サブAD変換回路部から出力される前記AD変換信号と、前記第1及び第2オペアンプから夫々供給される前記高レベル参照電圧及び前記低レベル参照電圧に基づいて、前記スイッチドキャパシタ回路の複数の入力容量素子を夫々充放電することにより、AD変換後の残差値を導出して、次段の前記残差演算ステージまたは前記サブAD変換器のアナログ入力端子に出力するように構成され、 前記第1オペアンプが、前記高レベル参照電圧を供給する前記入力容量素子の総容量値に基づいて、出力電流の駆動能力を可変に構成され、 前記第2オペアンプが、前記低レベル参照電圧を供給する前記入力容量素子の総容量値に基づいて、出力電流の駆動能力を可変に構成されていることを特徴とするパイプライン型AD変換器。

IPC (1件)：

H03M 1/16

FI (1件)：

H03M1/16 A

Fターム (7件)：

5J022AA15 ,  5J022BA01 ,  5J022BA06 ,  5J022CA07 ,  5J022CB01 ,  5J022CB06 ,  5J022CF02