特許
J-GLOBAL ID：201403026759310203
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：特許公報
出願番号（国際出願番号）：特願2013-029646
公開番号（公開出願番号）：特開2013-093629
特許番号：特許第5543629号
出願日： 2013年02月19日
公開日（公表日）： 2013年05月16日
請求項（抜粋）：
【請求項1】 主面と、前記主面上の第1辺と、前記第1辺とは反対側の第2辺とを有し、前記第1辺に第1端子が形成された配線基板と、
前記配線基板の前記主面上に積層された複数のメモリチップと、
前記複数のメモリチップ上に設置されたコントローラチップと、
前記複数のメモリチップは、第1辺と前記第1辺とは反対側の第2辺を有し、前記第1辺に第2端子が形成された第1メモリチップと、第1辺と前記第1辺とは反対側の第2辺を有し、前記第2辺に第3端子が形成された第2メモリチップと、
第1辺と、前記第1辺とは反対側の第2辺とを有し、前記第2メモリチップの前記第2辺と前記コントローラチップの間に設置されたインターポーザと、
を備え、
前記インターポーザは、前記インターポーザの前記第2辺に形成された第4端子と、前記インターポーザの前記第1辺に形成された第5端子とを備え、
前記コントローラチップは、第1辺を有し、前記第1辺に第6端子を備え、
前記インターポーザは、前記インターポーザの前記第1辺および前記第2辺と交差する第3辺を有し、
前記第3辺に形成された第7端子を備え、
前記配線基板は、前記主面上に形成され、前記インターポーザの前記第3辺に沿って配置された第8端子を備え、
前記第1メモリチップの前記第1辺は前記配線基板の前記第1辺に沿って配置され、
前記第2メモリチップの前記第2辺は前記配線基板の前記第2辺に沿って配置され、
前記第1メモリチップの前記第2端子が前記配線基板の前記第1端子と電気的に接続され、
前記第2メモリチップの前記第3端子が前記コントローラチップと電気的に接続され、
前記インターポーザの前記第2辺は前記第2メモリチップの前記第2辺に沿って配置され、
前記インターポーザの前記第1辺は前記コントローラチップの前記第1辺に沿って配置され、
前記配線基板の前記第1端子は前記第1メモリチップの前記第2端子と第1ワイヤで接続され、
前記第2メモリチップの前記第3端子は前記インターポーザの前記第4端子と第2ワイヤで接続され、
前記インターポーザの前記第5端子と前記コントローラチップの前記第6端子は第3ワイヤで接続され、
前記第7端子と前記第8端子が第4ワイヤで接続されている半導体装置。
IPC (3件)：
H01L 25/065 ( 200 6.01)
, H01L 25/07 ( 200 6.01)
, H01L 25/18 ( 200 6.01)
