特許

J-GLOBAL ID：201403028406258537

DDR型半導体記憶装置

発明者： 垂石 敏伯 ,  宮下 広基 ,  柴田 健 ,  堀口 真志
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 玉村 静世
公報種別：特許公報
出願番号（国際出願番号）：特願2012-252834
公開番号（公開出願番号）：特開2013-058305
特許番号：特許第5344657号
出願日： 2012年11月19日
公開日（公表日）： 2013年03月28日
請求項（抜粋）：

【請求項1】 データ端子と、 データストローブ信号が入力されるデータストローブ端子と、 クロック信号が入力されるクロック端子と、 前記データ端子に接続されるデータ入力バッファと、 前記データ端子に入力されたデータが書き込まれる複数のメモリセルと、 前記複数のメモリセルへの書き込み動作を指示するライトコマンドが入力されたことを検出するコマンドデコード回路とを具備するDDR型半導体記憶装置であって、 前記DDR型半導体記憶装置は、前記ライトコマンドが入力された後に、前記データ端子に連続して入力される第1所定数のデータを複数個のメモリセルに書き込むバースト動作が可能であり、 前記データ入力バッファは、初段増幅回路と、前記初段増幅回路に接続される第1ラッチ回路と、前記第1ラッチ回路の出力を受け、前記複数のメモリセルの対応するメモリセルに接続される前記第2ラッチ回路と、 前記バースト動作が終了したことを検出し、バースト終了信号を出力する検出回路と 前記コマンドデコード回路から出力されるライトコマンド信号により活性化され、前記バースト終了信号により非活性化される入力活性化信号を前記クロック信号に基づき出力する入力活性化回路とを有し、 前記第1ラッチ回路は、前記データストローブ信号に基づいて動作し、前記第2ラッチ回路は、前記クロック信号に基づいて動作し、 前記データ入力バッファは、入力活性化信号に基づいて活性化あるいは非活性化されることを特徴とするDDR型半導体記憶装置。

IPC (2件)：

G11C 11/4093 ( 200 6.01) ,  G11C 11/407 ( 200 6.01)

FI (2件)：

G11C 11/34 354 P ,  G11C 11/34 362 T

引用特許：

出願人引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-167451   出願人：富士通株式会社
• メモリ装置
  公報種別：公開公報   出願番号：特願平10-354057   出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平10-327916   出願人：富士通株式会社