特許

J-GLOBAL ID：201403028680260858

半導体集積回路およびそのパターンレイアウト方法

発明者： 加門 和也
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (2件)： 吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2013-254057
公開番号（公開出願番号）：特開2014-090187
出願日： 2013年12月09日
公開日（公表日）： 2014年05月15日
要約：

【課題】ダミーパターンを利用することで、モニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、且つモニタ結果に誤差が含まれる事を防止して、TEGパターンを形成できる半導体集積回路を提供する。【解決手段】この半導体集積回路は、チップ内に形成された複数の機能モジュールと、チップ内の所定の機能モジュール2の周辺の空き領域3に形成され、収差モニタ機能を有する機能性ダミーパターン5とを備え、機能性ダミーパターン5は、平面視で帯状のメタル部Bと帯状の絶縁膜部Lとがそれぞれ周期的に繰り返されて形成される。【選択図】図4

請求項（抜粋）：

チップ内に形成された複数の機能モジュールと、 チップ内の所定の機能モジュールの周辺の空き領域に形成され、電気ノイズ遮断機能を有する機能性ダミーパターンとを備え、 前記機能性ダミーパターンは、第1および第2の周期パターンを有し、 前記第1および第2の周期パターンは共に、平面視で帯状のメタル部と帯状の絶縁膜部とがそれぞれ同幅で周期的に繰り返されて形成され、 前記第2の周期パターンの周期ピッチは、前記第1の周期パターンの周期ピッチと異なる周期ピッチに設定され、 前記第1および第2の周期パターンは、それぞれその周期方向が前記所定の機能モジュールとの対向方向に一致され、且つ互いに前記所定の機能モジュールとの対向方向に沿って並列配置されることを特徴とする半導体集積回路。

IPC (3件)：

H01L 21/822 ,  H01L 27/04 ,  H01L 21/82

FI (3件)：

H01L27/04 D ,  H01L21/82 W ,  H01L27/04 H

Fターム (35件)：

5F038AZ07 ,  5F038BG02 ,  5F038BH01 ,  5F038BH10 ,  5F038BH19 ,  5F038CA05 ,  5F038CA06 ,  5F038CA13 ,  5F038CA18 ,  5F038CD10 ,  5F038DF01 ,  5F038DF05 ,  5F038DF09 ,  5F038DF12 ,  5F038DT12 ,  5F038EZ20 ,  5F064BB02 ,  5F064BB07 ,  5F064BB13 ,  5F064BB15 ,  5F064BB19 ,  5F064BB20 ,  5F064BB27 ,  5F064BB28 ,  5F064BB33 ,  5F064BB35 ,  5F064DD07 ,  5F064DD13 ,  5F064DD15 ,  5F064DD39 ,  5F064DD47 ,  5F064EE14 ,  5F064EE16 ,  5F064EE19 ,  5F064EE51