特許
J-GLOBAL ID：201403039681173861

半導体記憶装置およびその製造方法

発明者：
松 野 光 一

松 野 光 一 について

, 
箭 内 良 広

箭 内 良 広 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 勝沼 宏仁 ,  佐藤 泰和 ,  川崎 康 ,  関根 毅 ,  赤岡 明
公報種別：公開公報
出願番号（国際出願番号）：特願2012-198785
公開番号（公開出願番号）：特開2014-053565
出願日： 2012年09月10日
公開日（公表日）： 2014年03月20日
要約：
【課題】選択ゲートトランジスタとメモリセルアレイとの間のスペース領域における基板ガウジングを抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による半導体記憶装置は、半導体基板を備える。メモリセルアレイは、半導体基板上に設けられた複数のメモリセルを備える。選択ゲートトランジスタは、メモリセルアレイの端に設けられ、メモリセルアレイからメモリセルを選択するために用いられる。ダミーセルは、メモリセルアレイの端におけるメモリセルのゲート電極と選択ゲートトランジスタのゲート電極との間に設けられている。メモリセルとダミーセルの配列方向におけるダミーセルのゲート電極の幅は、メモリセルのゲート電極の幅の2倍以上である。【選択図】図2
請求項（抜粋）：
半導体基板と、 前記半導体基板上に設けられた複数のメモリセルを備えるメモリセルアレイと、 前記メモリセルアレイの端に設けられ、前記メモリセルアレイから前記メモリセルを選択するために用いられる選択ゲートトランジスタと、 前記メモリセルと前記選択ゲートトランジスタとの間に設けられたダミーセルとを備え、 前記メモリセルと前記ダミーセルとの配列方向における前記ダミーセルのゲート電極の幅は、前記メモリセルのゲート電極の幅の2倍以上であり、 前記メモリセルと前記ダミーセルとの配列方向において、前記複数のメモリセルのゲート電極は、第1の間隔ごとに配置され、 前記メモリセルと前記ダミーセルとの配列方向における前記ダミーセルのゲート電極と前記選択ゲートトランジスタのゲート電極との間の間隔は、前記第1の間隔とほぼ等しいことを特徴とする半導体記憶装置。
IPC (10件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/320 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 21/321 ,  H01L 21/28
FI (5件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L21/88 S ,  H01L21/88 C ,  H01L21/28 E
Fターム (48件)：
4M104BB01 ,  4M104CC05 ,  4M104DD03 ,  4M104DD71 ,  4M104GG16 ,  4M104HH14 ,  5F033HH04 ,  5F033HH19 ,  5F033MM05 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ19 ,  5F033QQ26 ,  5F033QQ28 ,  5F033VV01 ,  5F033VV06 ,  5F033VV16 ,  5F033XX03 ,  5F083EP02 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER03 ,  5F083ER09 ,  5F083ER14 ,  5F083ER19 ,  5F083GA09 ,  5F083GA27 ,  5F083JA39 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083PR07 ,  5F083PR09 ,  5F083PR10 ,  5F083ZA21 ,  5F083ZA28 ,  5F101BA01 ,  5F101BB05 ,  5F101BC02 ,  5F101BD02 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BF05
引用特許：
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM