特許

J-GLOBAL ID：201403042775620560

マルチしきい値型半導体回路のレイアウト構造およびレイアウト方法

発明者： 宇佐美 公良
出願人/特許権者： 学校法人 芝浦工業大学
代理人 (1件)： 今井 孝弘
公報種別：公開公報
出願番号（国際出願番号）：特願2012-190720
公開番号（公開出願番号）：特開2014-049579
出願日： 2012年08月31日
公開日（公表日）： 2014年03月17日
要約：

【課題】製造コストを抑えつつ、マルチしきい値型の半導体回路を製造可能なレイアウト構造を提供する。【解決手段】基板電圧供給電源線31、32が延設された第1の方向に対して略垂直な第2の方向に、設定しきい値電圧が等しいスタンダードセル33が並べられた領域を、小領域であるチャンク30ごとに分割し、各チャンク30の水平方向の両端には、低いしきい値電圧を供給する基板電圧供給電源線31と、高いしきい値電圧を供給する基板電圧供給電源線32とを交互に配置する。パス遅延解析後、速い動作が必要とされるスタンダードセル33を含むチャンク30は基板電圧供給電源線31に接続し、それ以外のチャンク30は基板電圧供給電源線32に接続する。【選択図】図2

請求項（抜粋）：

スタンダードセルを用いたマルチしきい値型半導体集積回路のレイアウト構造であって、 基板電圧供給電源線が延設された第1の方向に対して略垂直な第2の方向に、設定しきい値電圧が等しい前記スタンダードセルが並べられた領域を有し、 前記領域は、前記第2の方向の両端部を前記基板電圧供給電源線に挟まれた小領域ごとに分割されており、 前記基板電圧供給電源線は、高しきい値電圧を供給する電源線と、低しきい値電圧を供給する電源線が交互に配置されている、 ことを特徴とするマルチしきい値型半導体集積回路のレイアウト構造。

IPC (7件)：

H01L 21/82 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 27/08 ,  H01L 21/823 ,  H01L 27/092 ,  H01L 29/786

FI (6件)：

H01L21/82 L ,  H01L27/04 D ,  H01L21/82 B ,  H01L27/08 331E ,  H01L27/08 321B ,  H01L29/78 613Z

Fターム (40件)：

5F038BG09 ,  5F038CD02 ,  5F038CD09 ,  5F038DF08 ,  5F038EZ06 ,  5F038EZ20 ,  5F048AB02 ,  5F048AC01 ,  5F048AC03 ,  5F048BA16 ,  5F048BB14 ,  5F048BE02 ,  5F048BE03 ,  5F048BE09 ,  5F048BF15 ,  5F048BF16 ,  5F048BF18 ,  5F048BG07 ,  5F048BG13 ,  5F064AA04 ,  5F064CC12 ,  5F064EE47 ,  5F064EE52 ,  5F110AA08 ,  5F110AA16 ,  5F110BB03 ,  5F110BB04 ,  5F110BB09 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD22 ,  5F110EE30 ,  5F110EE31 ,  5F110FF02 ,  5F110GG02 ,  5F110GG12 ,  5F110NN62 ,  5F110NN63 ,  5F110NN78