特許
J-GLOBAL ID：201403050086046612

薄膜トランジスタアレイ

発明者：
松原 亮平

松原 亮平 について


出願人/特許権者：
凸版印刷株式会社

凸版印刷株式会社 について


代理人 (2件)： 廣瀬 一 ,  宮坂 徹
公報種別：公開公報
出願番号（国際出願番号）：特願2012-240440
公開番号（公開出願番号）：特開2014-089407
出願日： 2012年10月31日
公開日（公表日）： 2014年05月15日
要約：
【課題】半導体層の形成に印刷法を適用しても高スループットでアライメント精度良く、高いオンオフ比を有し、素子間でのばらつきが小さい薄膜トランジスタアレイを提供する。【解決方法】薄膜トランジスタアレイの配置を、有機半導体層をストライプの形状で形成できるように最適化し、有機半導体層をストライプの形状で且つ非チャネル領域のストライプ幅がチャネル領域のストライプ幅よりも細く形成することにより、有機半導体層を印刷法によって高いスループットでアライメント精度がよく製造でき、且つ、トランジスタ素子間のばらつきが小さく、オンオフ比が高い薄膜トランジスタが得られる。【選択図】図1
請求項（抜粋）：
絶縁基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して形成されたソース電極及びドレイン電極と、少なくとも前記ソース電極及び前記ドレイン電極に囲まれた前記ゲート電極の領域上に形成された半導体層と、によって構成される薄膜トランジスタと、 前記絶縁基板上に形成されたキャパシタ電極と、前記キャパシタ電極上に前記ゲート絶縁膜を介して形成された前記ドレイン電極と接続されている画素電極と、によって構成されるキャパシタと、 の組み合わせが第1の方向及び直交する第2の方向にマトリックス状に複数配置され、 前記マトリックスの第1の方向に配置された複数の前記薄膜トランジスタの前記ソース電極を相互に接続する複数のソース配線と、 前記マトリックスの第2の方向に配置された複数の前記薄膜トランジスタの前記ゲート電極を相互に接続する複数のゲート配線と、 前記マトリックスの第2の方向に配置された複数の前記キャパシタの前記キャパシタ電極を相互に接続する複数のキャパシタ配線と、 前記マトリックスの第1の方向に配置された複数の前記薄膜トランジスタの前記半導体層を相互に接続する複数の半導体層接続線と、 を有する薄膜トランジスタアレイであって、 前記半導体層接続線の幅が前記薄膜トランジスタの前記半導体層の幅よりも狭いことを特徴とする薄膜トランジスタアレイ。
IPC (5件)：
G09F 9/30 ,  H01L 29/786 ,  H01L 21/336 ,  H01L 29/06 ,  H01L 51/05
FI (7件)：
G09F9/30 338 ,  H01L29/78 612C ,  H01L29/78 618B ,  H01L29/78 626C ,  H01L29/06 601N ,  H01L29/78 616T ,  H01L29/28 100A
Fターム (44件)：
5C094AA42 ,  5C094AA43 ,  5C094AA45 ,  5C094BA03 ,  5C094DA06 ,  5C094DA13 ,  5C094DB10 ,  5C094EA04 ,  5C094EA10 ,  5C094FA01 ,  5C094FB01 ,  5C094FB12 ,  5C094FB14 ,  5F110AA05 ,  5F110AA16 ,  5F110AA26 ,  5F110BB01 ,  5F110CC03 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110EE01 ,  5F110EE02 ,  5F110EE07 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110FF01 ,  5F110FF27 ,  5F110GG01 ,  5F110GG05 ,  5F110GG42 ,  5F110HK01 ,  5F110HK02 ,  5F110HK07 ,  5F110HK32 ,  5F110HK33 ,  5F110HM04 ,  5F110HM12 ,  5F110HM19 ,  5F110NN73 ,  5F110QQ06 ,  5F110QQ19
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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