特許
J-GLOBAL ID：201403053689077775
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2012-248945
公開番号（公開出願番号）：特開2014-099437
出願日： 2012年11月13日
公開日（公表日）： 2014年05月29日
要約：
【課題】従来、複数の半導体製品ウェハをLPCVD装置を用いてバッチで成膜処理する場合、製品ウェハ以外のベアーウェハ(ダミーウェハ)処理が必要となり、パラメータを決めるための条件出しが必要であるため製品ウェハの生産量、生産効率(スループット)が低下する。【解決手段】半導体装置の製造方法は、過去の成膜処理における実データを用いた成膜条件や品種、工程の違いを反映するパラメータを含む成膜プロセスモデルを用いて、異なる品種または異なる工程の複数の製品ウェハを一括して成膜処理するものである。【選択図】 図17
請求項（抜粋）：
成膜条件や品種、工程の違いを反映するパラメータを含み、異なる品種又は異なる工程に亘って成膜レートと成膜時間の関係を定式化した成膜プロセスモデルを用いて、半導体から成る製品ウェハの一括成膜処理後の膜厚の計測結果と前記一括成膜処理時の成膜時間をもとに成膜レートの算出と、目標となる成膜値を考慮した成膜時間の算出を行い、前記算出された成膜時間を基に次の一括成膜処理される半導体から成る製品ウェハの成膜時間を調節して異なる品種又は異なる工程の半導体から成る製品ウェハを一括して成膜処理する半導体装置の製造方法。
IPC (2件)：
FI (2件)：
Fターム (14件)：
4K030CA04
, 4K030CA12
, 4K030FA10
, 4K030HA14
, 4K030JA01
, 4K030JA11
, 4K030KA41
, 4K030LA15
, 5F045AA06
, 5F045AB03
, 5F045AB32
, 5F045AB33
, 5F045BB08
, 5F045GB16
