特許

J-GLOBAL ID：201403053861055100

半導体装置およびその製造方法

発明者： 牧 幸生
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 特許業務法人深見特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-050315
公開番号（公開出願番号）：特開2014-175647
出願日： 2013年03月13日
公開日（公表日）： 2014年09月22日
要約：

【課題】自己整合技術により形成されるコンタクト孔が所定の位置よりずれて形成された場合においても、コンタクトとゲート電極とのショートマージンを確保し両者間の短絡を抑制する半導体装置およびその製造方法を提供する。【解決手段】半導体基板SUBと、ゲート電極GEと、絶縁層ILと、層間絶縁膜II1とを備える。上記ゲート電極GEは、第1の電極層PSと、第1の電極層PSの上に形成される第2の電極層WSとを含む。層間絶縁膜II1には、ゲート電極GEの真上に位置する部分を有するコンタクトホールSAが形成される。上記絶縁層ILと層間絶縁膜II1とは互いに異なる材質である。第2の電極層WSの幅は、絶縁層ILの幅よりも細い。【選択図】図6

請求項（抜粋）：

主表面を有する半導体基板と、 前記主表面に形成され、第1の電極層と、前記第1の電極層の上に形成される第2の電極層とを含むゲート電極と、 前記ゲート電極上に形成される絶縁層と、 前記ゲート電極と前記絶縁層とを覆うように前記主表面上に形成され、前記ゲート電極の真上に位置する部分を有するコンタクトホールが形成される層間絶縁膜とを備え、 前記絶縁層と前記層間絶縁膜とは互いに異なる材質であり、 前記第2の電極層の幅は、前記絶縁層の幅よりも細い、半導体装置。

IPC (4件)：

H01L 27/11 ,  H01L 21/824 ,  H01L 21/768 ,  H01L 23/522

FI (2件)：

H01L27/10 381 ,  H01L21/90 D

Fターム (48件)：

5F033HH04 ,  5F033HH08 ,  5F033HH09 ,  5F033HH18 ,  5F033HH21 ,  5F033HH28 ,  5F033HH33 ,  5F033JJ04 ,  5F033JJ11 ,  5F033JJ19 ,  5F033KK01 ,  5F033MM08 ,  5F033MM30 ,  5F033NN32 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ15 ,  5F033QQ25 ,  5F033QQ35 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033TT02 ,  5F033TT08 ,  5F033VV05 ,  5F033VV06 ,  5F033VV10 ,  5F033VV16 ,  5F033XX03 ,  5F033XX15 ,  5F033XX31 ,  5F033XX37 ,  5F083BS30 ,  5F083BS38 ,  5F083GA27 ,  5F083JA35 ,  5F083JA53 ,  5F083KA01 ,  5F083KA05 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083PR03 ,  5F083PR06

引用特許：

審査官引用 (3件)

• 半導体装置の製造方法及び半導体装置
  公報種別：公開公報   出願番号：特願2007-196563   出願人：エルピーダメモリ株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2001-398385   出願人：株式会社東芝
• 特許第6566236号