特許
J-GLOBAL ID:201403063165570003
半導体基板の金属汚染評価方法および半導体基板の製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
特許業務法人特許事務所サイクス
公報種別:公開公報
出願番号(国際出願番号):特願2012-206482
公開番号(公開出願番号):特開2014-063785
出願日: 2012年09月20日
公開日(公表日): 2014年04月10日
要約:
【課題】半導体基板の金属汚染評価をDLTS法によって高感度に行うための手段を提供する。【解決手段】評価対象の半導体基板の一方の表面に半導体接合を形成し、他方の表面にオーミック層を形成することによりダイオードを作製すること、作製したダイオードのDLTS測定を行うこと、測定結果に基づき評価対象の半導体基板の金属汚染の有無、金属汚染の程度、または金属汚染の有無および程度を評価すること、を含み、ダイオードの作製前に、下記処理1または2を施す。処理1:評価対象の半導体基板が、エピタキシャルウェーハまたはアニールウェーハもしくはその一部である場合、サーマルドナーを形成または活性化する条件で行う熱処理。処理2:オーミック層が形成される側の表面から半導体基板の厚みを薄くする薄層化処理。【選択図】図3
請求項(抜粋):
半導体基板の金属汚染評価方法であって、
評価対象の半導体基板の一方の表面に半導体接合を形成し、他方の表面にオーミック層を形成することによりダイオードを作製すること、
作製したダイオードのDLTS測定を行うこと、
測定結果に基づき評価対象の半導体基板の金属汚染の有無、金属汚染の程度、または金属汚染の有無および程度を評価すること、
を含み、
ダイオードの作製前に、下記処理1または2を施すことを特徴とする、前記評価方法。
処理1:評価対象の半導体基板が、エピタキシャルウェーハまたはアニールウェーハもしくはその一部である場合、サーマルドナーを形成または活性化する条件で行う熱処理。
処理2:オーミック層が形成される側の表面から半導体基板の厚みを薄くする薄層化処理。
IPC (1件):
FI (1件):
Fターム (5件):
4M106AA01
, 4M106AA10
, 4M106CB01
, 4M106DH56
, 4M106DH57
引用特許: