特許

J-GLOBAL ID：201403064432807405

半導体装置及び半導体装置の製造方法

発明者： 折笠 邦明
出願人/特許権者： ピーエスフォー ルクスコ エスエイアールエル
代理人 (3件)： 池田 憲保 ,  福田 修一 ,  佐々木 敬
公報種別：公開公報
出願番号（国際出願番号）：特願2012-251134
公開番号（公開出願番号）：特開2014-099545
出願日： 2012年11月15日
公開日（公表日）： 2014年05月29日
要約：

【課題】チャージトラップ型半導体メモリにおいてゲート電極間を覆う絶縁膜に巣ができることを防止する技術を提供する。【解決手段】半導体基板上に形成されるゲート電極間の絶縁膜について、カバレッジ特性の良いALD酸化膜を用いてゲート電極間を埋めることで半導体装置の書き込み特性を改善する技術を提供する。【選択図】図1

請求項（抜粋）：

半導体基板上に互いに間隔を置いて設けられ、且つ、第1の絶縁膜、電荷蓄積層、第2の絶縁膜、及びゲート電極を含む複数の積層構造体と、前記半導体基板上及び前記積層構造体の前記ゲート電極側面を覆う第3の絶縁膜とを備え、 前記積層構造体の前記ゲート電極側面を覆う前記第3の絶縁膜は、巣を有していないALD(Atomic Layer Deposition)酸化膜であることを特徴とする半導体装置。

IPC (7件)：

H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 21/824 ,  H01L 21/316 ,  H01L 21/318

FI (5件)：

H01L29/78 371 ,  H01L27/10 434 ,  H01L21/316 X ,  H01L21/316 M ,  H01L21/318 M

Fターム (26件)：

5F058BA02 ,  5F058BA06 ,  5F058BC02 ,  5F058BC04 ,  5F058BF02 ,  5F058BF22 ,  5F058BF29 ,  5F058BF37 ,  5F058BJ02 ,  5F058BJ04 ,  5F058BJ06 ,  5F058BJ07 ,  5F083EP18 ,  5F083EP23 ,  5F083EP49 ,  5F083GA21 ,  5F083GA27 ,  5F083JA04 ,  5F083JA35 ,  5F083JA53 ,  5F083PR21 ,  5F101BA45 ,  5F101BB05 ,  5F101BD02 ,  5F101BF02 ,  5F101BH02