特許
J-GLOBAL ID：201403065701079922

表示装置及び電子機器

発明者：
玉置 昌哉

玉置 昌哉 について

, 
福永 容子

福永 容子 について


出願人/特許権者：
株式会社ジャパンディスプレイ

株式会社ジャパンディスプレイ について


代理人 (2件)： 酒井 宏明 ,  高村 順
公報種別：公開公報
出願番号（国際出願番号）：特願2013-063107
公開番号（公開出願番号）：特開2014-186283
出願日： 2013年03月25日
公開日（公表日）： 2014年10月02日
要約：
【課題】面積階調を行うにあたって、画素を分割することによる画質への影響を抑制し、かつ階調の表現力の低下を抑制すること。【解決手段】表示装置は、複数の副画素50B、50R、50G、50Wを有する複数の画素PXを含む。それぞれの副画素50B、50R、50G、50Wは、画素PXの中心PXCの周りに配置され、複数の第1分割画素50B1、50R1、50G1、50W1と第2分割画素50B2、50R2、50G2、50W2とに分割されて、これらの組合せによってN(Nは2以上の自然数)ビットの面積階調が可能である。最も下位のビットに対応する第1分割画素50B1、50R1、50G1、50W1は、画素PXの中心PXCに最も近い位置に配置される。最も上位のビットに対応する第2分割画素50B2、50R2、50G2、50W2は、画素PXの中心PXCから離れた位置に配置される。【選択図】図10
請求項（抜粋）：
複数の副画素を有する複数の画素を含み、 それぞれの前記副画素は、前記画素の中心の周りに配置され、かつ複数の表示領域に分割されて前記表示領域の組合せによってNビットの面積階調が可能であり、 最も下位のビットに対応する前記表示領域は前記画素の中心に最も近い位置に配置され、面積階調のビットが上位になるにしたがい、対応する前記表示領域は前記画素の中心の周りであって、前記画素の中心から離れた位置に配置される、表示装置。 Nは2以上の自然数。
IPC (5件)：
G09G 3/36 ,  G09G 3/20 ,  G09G 3/34 ,  G02F 1/134 ,  G02F 1/133
FI (9件)：
G09G3/36 ,  G09G3/20 680G ,  G09G3/20 641G ,  G09G3/20 680F ,  G09G3/20 642J ,  G09G3/34 J ,  G02F1/1343 ,  G02F1/1335 ,  G02F1/133 550
Fターム (56件)：
2H092GA13 ,  2H092GA20 ,  2H092HA04 ,  2H092HA05 ,  2H092JA24 ,  2H092JB07 ,  2H092NA01 ,  2H092PA06 ,  2H191FA08Y ,  2H191FA22X ,  2H191FA22Z ,  2H191FA30X ,  2H191FA30Z ,  2H191FA42X ,  2H191FA81Z ,  2H191FD04 ,  2H191FD07 ,  2H191GA04 ,  2H191GA17 ,  2H191GA19 ,  2H191LA21 ,  2H191NA34 ,  2H191PA42 ,  2H191PA44 ,  2H191PA73 ,  2H193ZA04 ,  2H193ZD16 ,  2H193ZD24 ,  2H193ZG02 ,  2H193ZP03 ,  2H193ZP14 ,  2H193ZP15 ,  2H193ZP16 ,  2H193ZP17 ,  5C006AA12 ,  5C006AA22 ,  5C006BB16 ,  5C006BB28 ,  5C006BC06 ,  5C006EA01 ,  5C006FA56 ,  5C080AA10 ,  5C080BB05 ,  5C080CC03 ,  5C080DD01 ,  5C080EE29 ,  5C080EE30 ,  5C080FF07 ,  5C080FF11 ,  5C080JJ01 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5C080JJ05 ,  5C080JJ06 ,  5C080KK47
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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