特許
J-GLOBAL ID：201403066950555560
電力用半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
工藤 実
公報種別：特許公報
出願番号（国際出願番号）：特願2013-508828
特許番号：特許第5539587号
出願日： 2012年03月28日
請求項（抜粋）：
【請求項1】 電源端子と出力端子との間に接続された出力トランジスタと、
前記出力トランジスタのゲートに接続された第1ノードの充放電を制御し、前記出力トランジスタをON/OFF制御する制御回路と、
前記第1ノードから前記出力端子への第1放電経路と、
前記第1ノードからグランド端子への第2放電経路と
を備え、
前記第1ノードが充電された後、前記出力トランジスタが安定的にONしている期間がON期間であり、
前記第1ノードが放電された後、前記出力トランジスタが安定的にOFFしている期間がOFF期間であり、
前記OFF期間から前記ON期間への遷移期間がターンオン期間であり、
前記ON期間から前記OFF期間への遷移期間がターンオフ期間であり、
前記ターンオン期間及び前記ON期間、前記制御回路は、前記第1ノードを充電し、前記第1放電経路及び前記第2放電経路を非活性化し、
前記ターンオフ期間及び前記OFF期間、前記制御回路は、前記第2放電経路を非活性化し、また、前記第1放電経路を活性化することによって、前記第1放電経路を通して前記第1ノードを放電し、
負荷異常が発生した場合、前記制御回路は、前記第1放電経路と前記第2放電経路の両方を活性化することによって、前記第1放電経路及び前記第2放電経路の両方を通して前記第1ノードを放電し、
前記第2放電経路は、
ドレインが前記第1ノードに接続され、ソース及びバックゲートが第2ノードに接続された放電トランジスタと、
前記第2ノードと第3ノードとの間に接続され、前記第3ノードから前記第2ノードへの電流の流れを防止する逆流防止素子と
を含み、
前記負荷異常が発生した場合、前記制御回路は、前記放電トランジスタをONし、
少なくとも前記OFF期間において、前記制御回路は、前記放電トランジスタのゲート電圧をHighレベルに設定する
電力用半導体装置。
IPC (4件)：
H03K 17/08 ( 200 6.01)
, H03K 17/687 ( 200 6.01)
, H02M 1/00 ( 200 7.01)
, H02M 1/08 ( 200 6.01)
H03K 17/08 C
, H03K 17/687 A
, H02M 1/00 F
, H02M 1/08 A
