特許
J-GLOBAL ID:201403067782986670

レギュレータ回路およびレギュレータ回路の制御方法

発明者:
出願人/特許権者:
代理人 (3件): 森 哲也 ,  小西 恵 ,  田中 秀▲てつ▼
公報種別:公開公報
出願番号(国際出願番号):特願2012-142943
公開番号(公開出願番号):特開2014-006780
出願日: 2012年06月26日
公開日(公表日): 2014年01月16日
要約:
【課題】レギュレータ回路の消費電力をより低減する。【解決手段】負荷Q21が消費電流の少ない動作モードであるときは、メインレギュレータ2ではなく低消費モードレギュレータ3を作動させ、負荷駆動電圧VDDRが低下したとき、負荷Q21と並列に接続された安定化容量C21への充電を行って負荷駆動電圧VDDRが一定電圧となるように制御する。このとき、第1および第2ヒステリシスインバータINV31およびINV32により負荷駆動電圧VDDRを監視し、第2ヒステリシスインバータINV32の出力である監視信号DETを、電源VDD-グランドGND間に接続したソースMOSトランジスタP31のゲートに入力する構成とした。このため、低消費モードレギュレータ3の消費電流を略零に抑えることができ、すなわちレギュレータ回路1の消費電力を削減することができる。【選択図】 図1
請求項(抜粋):
負荷と並列に接続される安定化容量と、 前記安定化容量と電源との間に選択的に接続されるメインレギュレータおよび低消費モードレギュレータと、を備え、 前記低消費モードレギュレータは、 前記電源と前記安定化容量との間に介挿されるソーストランジスタと、 前記安定化容量の充電電圧を負荷駆動電圧として監視する第1ヒステリシスインバータと、 当該第1ヒステリシスインバータの出力を入力とする第2ヒステリシスインバータと、を有し、 当該第2ヒステリシスインバータの出力が、前記ソーストランジスタの制御信号としてその制御端子に入力されることを特徴とするレギュレータ回路。
IPC (1件):
G05F 1/56
FI (1件):
G05F1/56 310K
Fターム (9件):
5H430BB01 ,  5H430BB09 ,  5H430BB11 ,  5H430EE06 ,  5H430EE07 ,  5H430FF02 ,  5H430FF13 ,  5H430HH07 ,  5H430LA02
引用特許:
出願人引用 (3件) 審査官引用 (3件)

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