特許
J-GLOBAL ID：201403077461196290
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (3件)：
志賀 正武
, 鈴木 三義
, 勝俣 智夫
公報種別：公開公報
出願番号（国際出願番号）：特願2013-008915
公開番号（公開出願番号）：特開2014-142976
出願日： 2013年01月22日
公開日（公表日）： 2014年08月07日
要約：
【課題】データ読み出し動作の時に、復元、かつ訂正されたデータの読み出し時間を短縮することができ、かつ生産性の向上を図ることができる半導体記憶装置を提供する。【解決手段】NAND型フラッシュメモリ10は、ページバッファ102aの出力データに基づいて、パリティデータを生成してページバッファ102cにパリティデータを書き込み、一方、ページバッファ102cのパリティデータに基づいて、ページバッファ102aのデータを誤り訂正し、訂正後のデータをページバッファ102aに書き戻す、というECC処理を実行する第1の動作モードと、ECC処理を実行せず、ページバッファ102cにはアクセスしないでページバッファ102aにのみアクセスを実行する第1の動作モードと、を有し、第1の動作モード、及び第2の動作モードのいずれか一方を選択して実行することが電気的に切り替え可能となるように構成されている。【選択図】図1
請求項（抜粋）：
第1のデータバスと、
前記第1のデータバスと異なる本数から構成され、前記第1のデータバスとは独立して設けられる第2のデータバスと、
第1の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち前記第1のデータバスと同じ本数のビット線と、前記第1のデータバスとを接続してデータを転送し、
一方、第2の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち前記第2のデータバスと同じ本数のビット線と、前記第2のデータバスとを接続してデータを転送するデータ転送部と、
を備え、
前記データ転送部は、
通常メモリセルに接続されるビット線のデータをラッチする第1のページバッファと、
パリティメモリセルに接続されるビット線のデータをラッチする第2のページバッファと、を少なくとも含んで構成され、
前記第1のデータバス、及び前記第2のデータバスは、前記第1のページバッファ、及び前記第2のページバッファと接続され、
さらに、前記第1のデータバスに接続されるとともに、前記第2のページバッファの出力データに基づき、前記第1のページバッファの出力データの誤りを訂正するECC回路と、を備え、
前記第1の動作モードは、前記第1のページバッファにアクセスするモードであり、さらに、データ書き込み動作において、前記ECC回路が、前記第1のページバッファの出力データに基づいて、パリティデータを生成して前記第2のページバッファにパリティデータを書き込み、一方、データ読み出し動作において、前記ECC回路が、前記第2のページバッファのパリティデータに基づいて、前記第1のページバッファのデータを誤り訂正し、訂正後のデータを前記第1のページバッファに書き戻す、というECC処理を実行する動作モードであって、
一方、前記第2の動作モードは、前記ECC処理を実行せず、前記第2のページバッファにはアクセスしないで前記第1のページバッファにのみアクセスを実行する動作モードであって、
前記第1の動作モード、及び前記第2の動作モードのいずれか一方を選択して実行することが電気的に切り替え可能となるように構成されていることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 29/42
, G11C 16/06
, G11C 16/02
G11C29/00 631Q
, G11C17/00 639C
, G11C17/00 601T
, G11C17/00 613
5B125BA01
, 5B125CA01
, 5B125DA09
, 5B125DE08
, 5B125DE20
, 5B125EA05
, 5B125EA10
, 5B125EF07
, 5B125FA01
, 5B125FA02
, 5L106AA10
, 5L106BB12
, 5L106CC09
, 5L106CC17
, 5L106EE02
