特許
J-GLOBAL ID：201403079408788685
1連のビット列記録回路およびそれを用いたツリー状リング網
発明者：
出願人/特許権者：
代理人 (1件)：
水野 恒雄
公報種別：公開公報
出願番号（国際出願番号）：特願2013-013198
公開番号（公開出願番号）：特開2014-146900
出願日： 2013年01月28日
公開日（公表日）： 2014年08月14日
要約：
【課題】可変ビット長のハッシュ値が同じになる複数キーを別々に正確に記録できる1連のビット列記録回路を提供する。【解決手段】ツリー状多段リング網の各リングノードに、ドロップアドレスメモリと、ドメイン名の各文字をビット列に変換したビット列のハッシュ値である1連のビット列を記憶する子の1連のビット列記録回路を持ち、最上位リングの親ノードにメールアドレスのドメイン名またはWebアドレスのドメイン名の各文字をビット列に変換したビット列のハッシュ値である1連のビット列を記憶する親の1連のビット列記憶回路を持ち、最下位リングには、端末とメールサーバまたはWebサーバを接続した構成とする。メールサーバまたはWebサーバは、メールサーバまたはWebサーバのドメイン名の各文字をビット列に変換したビット列のハッシュ値を、親の1連のビット列記憶回路に記録した記録ビット長で記録する。【選択図】図1
請求項（抜粋）：
1重または2重リング網を多段にツリー状に接続したリング網において、
各リングの各ノードには、パケットのソースアドレスを書き込むドロップアドレスメモリとメールサーバのドメイン名または/およびWEBサーバのドメイン名の各文字をビット列に変換したビット列のハッシュ値である1連のビット列を記録する子の1連のビット列記録回路を置き、最上位リングの親ノードにはメールサーバのドメイン名または/およびWEBサーバのドメイン名の各文字をビット列に変換したビット列のハッシュ値である1連のビット列を記録する親の1連のビット列記録回路を置き、
最上位リングまたは中間リングまたは最下位リングには、自身のソースアドレスを持つメールサーバまたは/およびWebサーバを置き、最下位リングには、目的とするメールアドレスのドメイン名またはWEBアドレスのドメイン名の各文字をビット列に変換したビット列のハッシュ値である1連のビット列と自身のソースアドレスを持つ端末が接続された構成であり、そのWebサーバまたは/およびメールサーバは、メールサーバのドメイン名またはWEBサーバのドメイン名の各文字をビット列に変換したビット列のハッシュ値である1連のビット列と自身のソースアドレスを持つ初期設定パケットを最上位リングの親ノードまで、通過する各リングの入口ノードのドロップアドレスメモリにそのパケットの持つソースアドレスを設定して上がる構成であり、
親の1連のビット列記録回路および各リングノードの子の1連のビット列記録回路は、RAM,SRAM,CAM等のメモリを用いた、第1から第NまでのN個の各メモリがオール0のアドレスでアドレス指定された場合に読み出しデータとして1を出力する機能を持つまたはその機能を持たないメモリの全出力をAND回路に入力させた構造であり、
親ノードにおいて、前記親ノードに到着したパケットに含まれる設定すべきメールサーバのドメイン名またはWEBサーバのドメイン名の各文字をビット列に変換したビット列のハッシュ値である1連のビット列を親の1連のビット列記録回路に記録する方法は、その1連のビット列の最上位ビットから標準値m部分ビット列を取り、そのmビット列を第1メモリの上位アドレスビットから第2メモリの順に順次当てはめる方法で、1連のビット列のビット数がNメモリのアドレスビット数に足りない場合は、1連のビット列を繰り返し使用して当てはめ、N個あるメモリの内、途中まで部分ビット列を当てはめたメモリの残りのアドレスビットも含め、残りのメモリのアドレスビットには全メモリについて、全メモリ共通のメモリ毎オール0のパターンのビット列を当てはめた指定アドレスで、その1連のビット列記録回路を読んだ場合、その1連のビット列記録回路のAND回路出力が0である場合には、その親の1連のビット列記録回路の前記指定アドレスで指定したN個のメモリのアドレス位置にそれぞれ1を書き込むとともに、その1連のビット列の記録ビット長はmビットである旨をその1連のビット列を持つパケットに付加して、そのパケットは親ノードから退去させ、
一方、親の1連のビット列記録回路のAND回路出力が1である場合には、その記録する1連のビット列を最上位ビットから採取する部分ビット列をkビット増加させ、そのm+kビット列を第1メモリの上位アドレスビットから第2メモリの順に順次当てはめる方法で、1連のビット列のビット数がNメモリのアドレスビット数に足りない場合は、1連のビット列を繰り返し使用して当てはめ、N個あるメモリの内、途中まで部分ビット列を当てはめたメモリの残りのアドレスビットも含め、残りのメモリのアドレスビットには全メモリについて、全メモリ共通のメモリ毎オール0のパターンのビット列を当てはめた指定アドレスで、親の1連のビット列記録回路を読んだ場合、親の1連のビット列記録回路のAND回路出力が0である場合には、その親の1連のビット列記録回路の前記指定アドレスで指定したN個のメモリのアドレス位置にそれぞれ1を書き込むとともに、その目的の1連のビット列の記録ビット長はm+kビットである旨をその1連のビット列を持つパケットに付加して、そのパケットを親ノードから退去させ、
以下、同様に、記録する1連のビット列から採取するビット列をkビットずつ増加させて部分ビット列を記録することにより、1連のビット列を記録するとともに、その時の記録ビット長をその1連のビット列を持つパケットが得る構成であり、
記録ビット長を得て、親ノードを退去したパケットは、そのパケットの持つソースアドレスをデスティネーションアドレスとして、各リング上のドロップアドレスメモリにそのパケットのデスティネーションアドレスのあるノードの子の1連のビット列記録回路に、そのパケットの持つメールサーバのドメイン名またはWEBサーバのドメイン名の各文字をビット列に変換したビット列のハッシュ値である1連のビット列の上から記録ビット長のnビット列を採取し、そのnビット列を第1メモリの上位アドレスビットから第2メモリの順に順次当てはめる方法で、1連のビット列のビット数が記録ビット長nに足りない場合は、1連のビット列を繰り返し使用して当てはめ、N個あるメモリの内、途中まで部分ビット列を当てはめたメモリの残りのアドレスビットも含め、残りのメモリのアドレスビットには全メモリについて、全メモリ共通のメモリ毎オール0のパターンのビット列を当てはめた指定アドレスで、アドレス指定した各メモリにデータとして1を書き込んだ後、そのノードを下位リングにドロップすることを繰り返して、そのパケットの発信元であるメールサーバまたはWebサーバに到達すること、
を特徴とする各リングノードに子の1連のビット列記録回路とドロップアドレスメモリを持ち、親ノードに親の1連のビット列記録回路を持つツリー状リング網。
IPC (2件)：
FI (2件)：
H04L12/42 A
, H04L12/44 A
5K031AA06
, 5K031AA07
, 5K031AA11
, 5K031CB13
, 5K031CC03
, 5K031DA06
, 5K031EC05
, 5K033AA04
, 5K033AA05
, 5K033AA08
, 5K033CB08
, 5K033CC02
, 5K033DA05
, 5K033DA14
, 5K033DA15
, 5K033EC03
