特許

J-GLOBAL ID：201403091373048250

半導体ウェーハおよび半導体素子の製造方法

発明者： 赤池 康彦 ,  高橋 宣博 ,  西川 幸江
出願人/特許権者： 株式会社東芝
代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2013-061124
公開番号（公開出願番号）：特開2014-187197
出願日： 2013年03月22日
公開日（公表日）： 2014年10月02日
要約：

【課題】実施形態は、ウェーハ面内のリセス量の均一性を向上させる半導体ウェーハおよび半導体素子の製造方法を提供する。【解決手段】実施形態に係る半導体ウェーハは、複数の半導体素子を含む。前記半導体素子は、第1半導体層と、その上に設けられた第2半導体層と、前記第2半導体層の上に設けられた第3半導体層と、前記第3半導体層から前記第1半導体層中に延在するトレンチの内部に設けられた第1電極と、第1電極の上に設けられた第2電極と、を有する。そして、前記トレンチの延在方向に垂直な前記第1電極の断面は、前記半導体ウェーハの外周部に設けられた半導体素子よりも中央に設けられた半導体素子の方が広く、前記第1電極の前記第2電極に向き合う端と、前記第3半導体層の前記第2半導体層とは反対側の面と、の間隔は、前記外周部および前記中央に設けられた半導体素子の両方において同じである。【選択図】図1

請求項（抜粋）：

第1導電形の第1半導体層と、 前記第1半導体層の上に設けられた第2導電形の第2半導体層と、 前記第2半導体層の上に設けられた第1導電形の第3半導体層と、 前記第3半導体層および第2半導体層を貫通し前記第1半導体層中に延在するトレンチの内部に設けられた第1電極と、 前記第1半導体層と前記第1電極との間に設けられた第1の絶縁膜と、 前記トレンチの内部において前記第1電極の上に設けられ、前記第1半導体層、前記第2半導体層および前記第3半導体層に向き合う第2電極と、 前記第2電極と、前記第前記第1半導体層、前記第2半導体層および前記第3半導体層と、の間に設けられた第2絶縁膜と、 前記第1電極と前記第2電極との間に設けられた第3絶縁膜と、 を有する複数の半導体素子を含む半導体ウェーハであって、 前記トレンチの延在方向に垂直な前記第1電極の断面は、その外周部に設けられた半導体素子よりも中央に設けられた半導体素子の方が広く、 前記第1電極の前記第2電極に向き合う端と、前記第3半導体層の前記第2半導体層とは反対側の面と、の間隔は、前記外周部に設けられた半導体素子、および、前記中央に設けられた半導体素子の両方において同じである半導体ウェーハ。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/306

FI (4件)：

H01L29/78 653C ,  H01L29/78 658G ,  H01L29/78 652H ,  H01L21/302 105B

Fターム (3件)：

5F004BA03 ,  5F004DB02 ,  5F004EA27