特許

J-GLOBAL ID：201403092343165126

半導体装置の製造方法、半導体装置、電気光学装置、および電子機器

発明者： 世良 博
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 上柳 雅誉 ,  宮坂 一彦 ,  渡辺 和昭
公報種別：公開公報
出願番号（国際出願番号）：特願2012-195811
公開番号（公開出願番号）：特開2014-053394
出願日： 2012年09月06日
公開日（公表日）： 2014年03月20日
要約：

【課題】ハーフアッシングの精度を高める方法を提案する。【解決手段】基板上に、犠牲層となる膜を形成する工程と、少なくとも、薄膜レジストと、厚膜レジストの2つの異なる膜厚を有したレジストパターンを形成するレジスト形成工程と、前記レジストパターンのうち、薄膜レジストとともに前記犠牲層を除去する工程を有し、前記厚膜レジストの残膜量を均一に制御することで、複数の注入工程を合理化すること、を特徴とする、半導体装置の製造方法。【選択図】図4

請求項（抜粋）：

基板上に、犠牲層となる膜を形成する工程と、 少なくとも、薄膜レジストと、厚膜レジストの2つの異なる膜厚を有したレジストパターンを形成するレジスト形成工程と、 前記レジストパターンのうち、前記薄膜レジストと前記犠牲層とを除去することで、前記厚膜レジストの残膜量を均一に制御することを特徴とする、半導体装置の製造方法。

IPC (6件)：

H01L 21/336 ,  H01L 29/786 ,  H01L 27/08 ,  H01L 21/823 ,  H01L 27/092 ,  H01L 21/306

FI (6件)：

H01L29/78 616L ,  H01L29/78 627C ,  H01L27/08 331E ,  H01L27/08 321N ,  H01L27/08 321E ,  H01L21/302 104H

Fターム (45件)：

5F004DA18 ,  5F004DA26 ,  5F004DB26 ,  5F004FA02 ,  5F048AA09 ,  5F048AC04 ,  5F048AC10 ,  5F048BA16 ,  5F048BB05 ,  5F048BB09 ,  5F048BB12 ,  5F048BC06 ,  5F048BC18 ,  5F048BD04 ,  5F048BG07 ,  5F110AA16 ,  5F110BB01 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD13 ,  5F110EE03 ,  5F110EE04 ,  5F110EE09 ,  5F110EE14 ,  5F110EE23 ,  5F110FF02 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG45 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HM15 ,  5F110NN03 ,  5F110NN23 ,  5F110NN24 ,  5F110NN72 ,  5F110NN73 ,  5F110PP03 ,  5F110QQ02 ,  5F110QQ04 ,  5F110QQ11