特許
J-GLOBAL ID：201403096642048514
DCブロック実装基板
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人 谷・阿部特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2012-261484
公開番号（公開出願番号）：特開2014-107824
出願日： 2012年11月29日
公開日（公表日）： 2014年06月09日
要約：
【課題】基板上に形成された高周波線路上にDC成分を遮断するDCブロックキャパシタを実装した場合でも、反射損失の発生を抑え、広帯域低反射特性が得られるDCブロック実装基板を提供する。【解決手段】直線状の第1の信号線路2が設けられた基板1の表面において、DC成分をブロックするためのDCブロック領域を設けたDCブロック実装基板100であって、前記DCブロック領域の両脇に所定の間隔を隔て配置された表面グランド導体16a、16bを備え、DCブロックキャパシタ10と、該DCブロックキャパシタ10の上流および下流のそれぞれに前記第1の信号線路2と前記DCブロックキャパシタ10とを接続するように配置された第2の信号線路5および第3の信号線路6を有し、裏面グランド導体3は、選択的に除去された除去部4を有し、前記表面グランド導体16a、16bは裏面グランド導体3と電気的に接続されている。【選択図】図4
請求項（抜粋）：
直線状の第1の信号線路が設けられた基板の表面において、該基板の裏面に配置された裏面グランド導体とマイクロストリップ線路を形成する第1の信号線路の線路途中に、DC成分をブロックするためのDCブロック領域を設けたDCブロック実装基板であって、
前記DCブロック領域の両脇に所定の間隔を隔てて配置された表面グランド導体を備え、
前記DCブロック領域は、誘電体を挟んだ一対の電極を有すると共に前記第1の信号線路よりも幅広に形成されたDCブロックキャパシタと、該DCブロックキャパシタの上流および下流のそれぞれに前記第1の信号線路と前記DCブロックキャパシタとを接続するように配置された第2の信号線路および第3の信号線路を有し、
前記第2の信号線路は、前記DCブロックキャパシタの一対の電極と同じ幅を有するよう形成されると共に一端が前記一対の電極のいずれかに接続され、第3の信号線路は、一端において第1の信号線路と同じ幅を有するとともに他端において第2の信号線路と同じ幅を有するよう形成されると共に第1の信号線路および第2の信号線路を接続するよう配置され、
前記裏面グランド導体は、前記第2の信号線路と、前記第3の信号線路と、前記DCブロックキャパシタとにわたる領域の基板裏面においては、選択的に除去された除去部を有し、
前記表面グランド導体は裏面グランド導体と電気的に接続されていることを特徴とするDCブロック実装基板。
IPC (2件)：
FI (3件)：
H01P1/00 Z
, H01P5/02 603F
, H01P5/02 603H
