特許

J-GLOBAL ID：201403096959672035

マルチコアプロセッサシステム、制御プログラム、および制御方法

発明者： 栗原 康志 ,  山下 浩一郎 ,  宮▲崎▼ 清志 ,  池田 仁
出願人/特許権者： 富士通株式会社
代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2013-171948
公開番号（公開出願番号）：特開2014-013587
出願日： 2013年08月22日
公開日（公表日）： 2014年01月23日
要約：

【課題】最適なアクセス比率によりマルチコアプロセッサから共有資源へのアクセスを調停する。【解決手段】複数のコアのいずれかにおけるアプリケーションの切り替えまたは割り当てを検出した場合に、複数のコアとデータ通信する共有メモリに記憶された前記アプリケーションの実行優先度および前記共有メモリへのアクセス回数に関する情報を読み出し、読み出した前記実行優先度および前記アクセス回数に基づき算出した、前記アプリケーションの前記共有メモリへのアクセス比率を、前記複数のコアから前記共有メモリへのアクセスをアクセス比率に基づき調停する調停回路へ通知する。【選択図】図1

請求項（抜粋）：

複数のコアと、 前記複数のコアとデータ通信する共有メモリと、 前記複数のコアから前記共有メモリへのアクセスを調停する調停回路を有し、前記複数のコアのうちの一のコアは、 前記複数のコアのいずれかにおけるアプリケーションの切り替えまたは割り当てを検出した場合に、前記共有メモリに記憶された前記アプリケーションの実行優先度および前記共有メモリへのアクセス回数に関する情報を読み出し、読み出した前記実行優先度および前記アクセス回数に基づき算出した、前記アプリケーションの前記共有メモリへのアクセス比率を前記調停回路へ通知し、 前記調停回路は、前記複数のコアのいずれか一つから通知された前記アクセス比率に基づき、前記複数のコアから前記共有メモリへのアクセスを調停する マルチコアプロセッサシステム。

IPC (2件)：

G06F 9/50 ,  G06F 15/167

FI (2件)：

G06F9/46 462A ,  G06F15/167 610B

Fターム (4件)：

5B045DD01 ,  5B045DD12 ,  5B045EE03 ,  5B045EE12