特許
J-GLOBAL ID：201403097647408205

不揮発性半導体記憶装置およびその製造方法

発明者：
松森 久和

松森 久和 について

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武木田 秀人

武木田 秀人 について

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美濃 明良

美濃 明良 について

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村上 潤

村上 潤 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 特許業務法人 サトー国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-030976
公開番号（公開出願番号）：特開2014-160757
出願日： 2013年02月20日
公開日（公表日）： 2014年09月04日
要約：
【課題】浮遊ゲート電極の形成層を利用した抵抗素子で、コンタクトを形成する場合における非線形成分や外乱成分を抑制する。【解決手段】実施形態によれば、半導体基板上に形成された第1絶縁膜、第1電極膜、第1電極膜および第1絶縁膜を貫通して半導体基板内に至るように形成された素子分離溝内に埋め込み形成された素子分離絶縁膜、第1電極膜および素子分離絶縁膜上に形成された第2絶縁膜、第2電極膜、第2電極膜および第2絶縁膜を貫通して第1電極膜内に至るように形成された所定の幅寸法で所定の深さ寸法の凹部の内部を埋めるとともに第2電極膜上に形成された第3電極膜、バリアメタル膜および金属膜とを備える。第3電極膜は、凹部の上部に位置する表面に凹部の深さ寸法よりも小さい段差を有し、且つ、第2電極膜上の部分の膜厚が凹部の幅寸法の1/2以下となるように形成されている。【選択図】図3
請求項（抜粋）：
半導体基板と、 前記半導体基板上に形成された第1絶縁膜と、 前記第1絶縁膜上に形成された第1電極膜と、 前記第1電極膜および前記第1絶縁膜を貫通して前記半導体基板内に至るように形成された素子分離溝内に埋め込み形成された素子分離絶縁膜と、 前記第1電極膜および前記素子分離絶縁膜上に形成された第2絶縁膜と、 前記第2絶縁膜上に形成された第2電極膜と、 前記第2電極膜および前記第2絶縁膜を貫通して前記第1電極膜内に至るように形成された所定の幅寸法で所定の深さ寸法の凹部の内部を埋めるとともに前記第2電極膜上に形成された第3電極膜と、 前記第3電極膜上に形成されたバリアメタル膜および金属膜とを備え、 前記第3電極膜は、前記凹部の上部に位置する表面に前記凹部の深さ寸法よりも小さい段差を有し、且つ、前記第2電極膜上の部分の膜厚が前記凹部の幅寸法の1/2以下となるように形成されていることを特徴とする不揮発性半導体記憶装置。
IPC (6件)：
H01L 27/115 ,  H01L 21/824 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10
FI (3件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481
Fターム (39件)：
5F083EP02 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083GA27 ,  5F083JA04 ,  5F083JA19 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083JA43 ,  5F083JA53 ,  5F083KA01 ,  5F083LA16 ,  5F083LA21 ,  5F083NA01 ,  5F083PR05 ,  5F083PR06 ,  5F083PR39 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F083ZA05 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD02 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BH15 ,  5F101BH21
引用特許：
審査官引用 (3件)

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