特許
J-GLOBAL ID：201403098643963138
半導体記憶装置及びその制御方法
発明者：
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出願人/特許権者：
代理人 (13件)：
蔵田 昌俊
, 福原 淑弘
, 中村 誠
, 野河 信久
, 峰 隆司
, 河野 直樹
, 砂川 克
, 井関 守三
, 赤穂 隆雄
, 井上 正
, 佐藤 立志
, 岡田 貴志
, 堀内 美保子
公報種別：公開公報
出願番号（国際出願番号）：特願2012-254702
公開番号（公開出願番号）：特開2014-102867
出願日： 2012年11月20日
公開日（公表日）： 2014年06月05日
要約：
【課題】パッケージにピンを増加させることなく、ODTを制御することが可能な半導体記憶装置及びその制御方法を提供する。【解決手段】複数の半導体チップ11_0〜12_7は、同一の信号伝送通路上に接続され、個別のチップイネーブル信号により個別に制御され、活性化された状態で各半導体チップにおける信号伝送通路を特定の電位に設定する終端回路をそれぞれ備えている。制御部は、複数の半導体チップの1つを選択してデータを入力又は出力するとき、第1の命令信号と前記チップイネーブル信号とに基づき、非選択の半導体チップ内に設けられた終端回路を活性化する。【選択図】図2
請求項（抜粋）：
同一の信号伝送通路上に接続され、個別のチップイネーブル信号により個別に制御される複数の半導体チップであって、活性化された状態で各半導体チップにおける前記信号伝送通路を特定の電位に設定する終端回路をそれぞれ備えた複数の半導体チップと、
前記複数の半導体チップの1つを選択してデータを入力又は出力するとき、第1の命令信号と前記チップイネーブル信号とに基づき、非選択の前記半導体チップ内に設けられた前記終端回路を活性化する制御部と
を具備することを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C17/00 601Z
, G11C17/00 636B
5B125BA01
, 5B125CA21
, 5B125EA05
, 5B125EF03
, 5B125FA02
