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J-GLOBAL ID:201502201531246425   整理番号:15A0816999

PD-SOI CMOS技術における耐SET能動ボディバイアス回路

SET-Tolerant Active Body-Bias Circuits in PD-SOI CMOS Technology
著者 (3件):
資料名:
巻: E98.C  号:ページ: 729-733 (J-STAGE)  発行年: 2015年 
JST資料番号: U0468A  ISSN: 1745-1353  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 英語 (EN)
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PD-SOI(部分空乏型シリコンオンインシュレータ)プロセスは従来のバルクCMOSプロセスと比較してシリコン基盤に対して絶縁が優れているので,PD-SOIプロセスは宇宙システム設計の優れた候補技術であるが,低地球軌道からの放射性粒子が回路ノードでシングルイベントトランジェント(SET)や突然の電荷収集を引き起こし,宇宙システムに論理的誤りが生じる。また,PD-SOI技術における履歴効果およびキンク効果などの副作用が閾値電圧変動を引き起こし,回路性能を劣化させる。ここでは,新しい能動ボディバイアス方式を用いた耐SET PD-SOI CMOS論理回路を提案する。本提案の回路はSETの他にも副作用にも有効であることをシミュレーション結果により示す。(翻訳著者抄録)
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分類 (2件):
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半導体集積回路  ,  論理回路 
引用文献 (10件):
  • [1] E.L. Petersen, “Predictions and observations of SEU rates in space,” IEEE Trans. Nucl. Sci., vol.44, no.6, pp.2174-2187, Dec. 1997.
  • [2] M. Sarajlic and R. Ramovic, “Analytical Modeling of the Triggering Drain Voltage at the Onset of the Kink Effect for PD SOI NMOS,” Microelectronics, 25th International Conference, pp.325-328, 2006.
  • [3] T.D. Loveless, M.L. Alles, D.R. Ball, K.M. Warren, and L.W. Massengill, “Parametric Variability Affecting 45 nm SOI SRAM Single Event Upset Cross-Sections,” IEEE Trans. Nucl. Sci., vol.57, no.6, pp.3228-3233, Dec. 2010.
  • [4] A. Bougerol, F. Miller, N. Guibbaud, R. Leveugle, T. Carriere, and N. Buard, “Experimental Demonstration of Pattern Influence on DRAM SEU and SEFI Radiation Sensitivities,” IEEE Trans. Nucl. Sci., vol.58, no.3, pp.1032-1039, June 2011.
  • [5] K.A. Jenkins, S. Kim, S.P. Kowalczyk, and D. Friedman, “Impact of SOI History Effect on Random Data Signals,” IEEE International Conference on Integrated Circuit Design and Technology, pp.1-4, June 2007.
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