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J-GLOBAL ID：201502202243708135   整理番号：15A1115039

Forprocess変動許容低電圧SRAMセンスアンプタイミング4T二重レプリカビット線遅延技術【Powered by NICT】

A 4T Dual Replica-Bitline Delay Technique Forprocess-Variation-Tolerant Low Voltage SRAM Sense Amplifier Timing

著者 (3件)： Ye Yadong (Anhui Univ., Hefei) ,  Wu Xiulong (Anhui Univ., Hefei) ,  Lin Zhiting (Anhui Univ., Hefei)
資料名： Weidianzixue yu Jisuanji  (Weidianzixue yu Jisuanji)
巻： 32  号： 3  ページ： 28-30,35  発行年： 2015年 
JST資料番号： C2387A  ISSN： 1000-7180  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： センス増幅器のタイミング変動を可能にする抑制によりアクセス時間を短縮するための4T二重レプリカビット線遅延法を開発した。この戦略は,4個のMOSトランジスタを持つもう1つの1つを添加することレプリカビット線と新しい4Tレプリカ細胞を導入することでタイミング変動を抑制した。0 6Vの供給電圧で,シミュレーション結果は,提案した技術を用いたSAイネーブルタイミングとサイクル時間の標準偏差はそれぞれ30 8%および12台湾半導体製造会社65nm CMOS技術における従来のRBL法より小さい3%であることを示した。さらに,4Tレプリカ細胞のMOS数が従来のレプリカ細胞よりも1/3では,全体の面積オーバーヘッドを低減させるであろう。Data from the ScienceChina, LCAS. Translated by JST【Powered by NICT】

シソーラス用語： 呼出時間 ,  間接費 ,  シミュレーション ,  MOSFET ,  SRAM ,  細胞 ,  *レプリカ ,  センス増幅器 ,  台湾 ,  CMOS ,  忍容性
準シソーラス用語： 半導体製造 ,  サイクルタイム ,  供給電圧 ,  低電圧 ,  許容性 , 【Automatic Indexing@JST】

分類 (2件)： 計算機網  (JC03000K) ,  計算機シミュレーション  (JE11000H)

タイトルに関連する用語 (7件)： 許容 ,  低電圧 ,  SRAM ,  センスアンプ ,  レプリカ ,  ビット線 ,  遅延