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J-GLOBAL ID：201502211013898732   整理番号：15A1041378

部分再構成と計装によるFPGAを用いたフリップフロップにおけるシングルイベントアップセットのエミュレーション法

A Methodology to Emulate Single Event Upsets in Flip-Flops Using FPGAs through Partial Reconfiguration and Instrumentation

著者 (3件)： SERRANO Felipe (INDRA Systems, Madrid, ESP) ,  CLEMENTE Juan Antonio (Universidad Complutense de Madrid (UCM), Madrid, ESP) ,  MECHA Hortensia (Universidad Complutense de Madrid (UCM), Madrid, ESP)
資料名： IEEE Transactions on Nuclear Science  (IEEE Transactions on Nuclear Science)
巻： 62  号： 4,Pt.1  ページ： 1617-1624  発行年： 2015年08月 
JST資料番号： C0235A  ISSN： 0018-9499  CODEN： IETNAE  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Xilinx Virtex-5 FPGAの埋込フリップフロップ(FF)のSEU(シングルイベントアップセット)をエミュレーションするための新しい方法を示した。この方法はFPGAの部分再構成と試験回路に付加した余分な論理を組合せた複合手法である。この方法を故障注入プラットフォームNESSYに統合し,ITC99ベンチマーク集合とフィードフォワード等化フィルタ上で本方法の妥当性を実証した。他の方法に比べ,本方法はFF中の故障注入の際の資源消費量が少なく,時間オーバヘッドが極めて短い(故障当り0.6μs)。

シソーラス用語： FPGA ,  *双安定回路 ,  *SEU【シングルイベント】 ,  ソフトエラー ,  *注入 ,  信頼度 ,  設計 ,  耐放射線性 ,  回路シミュレーション
準シソーラス用語： *故障注入 ,  耐放射線性設計 ,  フリップフロップ

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体の放射線による構造と物性の変化  (BK16123E)

タイトルに関連する用語 (6件)： 部分再構成 ,  計装 ,  FPGA ,  フリップフロップ ,  シングルイベントアップセット ,  エミュレーション