電源電圧としきい値電圧の同時最適化が集積回路の消費エネルギーに与える影響の解析

竹下俊宏; 西澤真一; ISLAM A.K.M. Mahfuzul; 石原亨; 小野寺秀俊

文献

J-GLOBAL ID：201502214102302671 整理番号：15A0424430

電源電圧としきい値電圧の同時最適化が集積回路の消費エネルギーに与える影響の解析

Analyzing the Impacts of Simultaneous Supply and Threshold Voltage Tuning on Energy Dissipation in VLSI Circuits

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資料名：
巻： 114 号： 426(VLD2014 113-152) ページ： 111-116 発行年： 2015年01月22日
JST資料番号： S0532B ISSN： 0913-5685 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

トランジスタの電源電圧としきい値電圧をアプリケーションやチップの動作状況に応じて適切に設定することにより,集積回路の消費エネルギーを大幅に削減できることが過去の研究で報告されている。しかし,チップのエネルギー効率を維持したまま必要とする電源電圧としきい値電圧の種類を削減するための方策や,より少ない種類の電源電圧としきい値電圧を用いて効果的にチップのエネルギー消費を削減するための指針を示した研究は前例が少ない。本稿では,より少ない種類の電源電圧としきい値電圧を用いてチップのエネルギー消費を効果的に削減する上で鍵となるいくつかの興味深い性質を明かにする。また,上記性質の根拠を解析的に説明するとともに,商用28nmプロセスを使った回路シミュレーションにより検証する。(著者抄録)

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集積回路一般 , エネルギー利用と環境との関係

引用文献 (12件)：

T. Sakurai and A.R. Newton, “Alpha-Power Law MOSFET Model and Its Applications to CMOS Inverter Delay and Other Formulas,“ IEEE Journal of Solid-State Circuits, vol.25, no.2, pp.584-594, April 1990.
S. Keller, D.M. Harris, and A.J. Martin, “A Compact Transregional Model for Digital CMOS Circuits Operating Near Threshold,“ IEEE Transactions on VLSI Systems, vol.22, no.10, pp.2041-2053, Oct. 2014.
Y. Choi, N. Chang, and T. Kim, “DC-DC Converter-Aware Power Management for Battery-operated Embedded Systems,“ IEEE Transactions on VLSI Systems, vol.26, no.8, pp.1367-1381, Oct. 2005.
K. Nose and T. Sakurai, “Optimization of V_DD and V_TH for Low-Power and High Speed Applications,“ Proceedings of the 2000 Asia and South Pacific Design Automation Conference, pp.469-474, Jan. 2000.
T. Kuroda, “Optimization and Control of VDD and VTH for Low-Power, High-Speed CMOS Design,“ IEEE/ACM International Conference on Computer Aided Design, pp.28-34, Nov. 2002.

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