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J-GLOBAL ID:201502215925912219   整理番号:15A1041373

ASERTによる複雑なシステムオンチップ(SoC)のSEE誤り率推定

Estimating SEE Error Rates for Complex SoCs With ASERT
著者 (5件):
資料名:
巻: 62  号: 4,Pt.1  ページ: 1568-1576  発行年: 2015年08月 
JST資料番号: C0235A  ISSN: 0018-9499  CODEN: IETNAE  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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近代的システム-オン-チップ(SoC)素子の複雑さは強力な宇宙機ペイロードを可能にする。複雑なSoCのシングルイベント効果(SEE)率を予測するためのASIC SEE誤り率ツール(ASERT)を開発した。本研究では,ASERTを用いてSoCのSEE誤り率を推定した。まず,ASERTの方法論,入力,誤り率方程式などを概説した。次に,敏感なセル群を取出す手順を示した。記憶素子のシングルイベントアップセット(SEU)率とシングルイベント過渡現象(SET)率の推定に用いる様々な方法を概説し,敏感なセル群に対するSEE誤り率を論じた。SoCレベルのSEE誤り積分と設計最適化手法を示した。
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分類 (2件):
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固体デバイス計測・試験・信頼性  ,  半導体の放射線による構造と物性の変化 
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