文献
J-GLOBAL ID：201502216191483890
整理番号：15A0744289
ハードウェアに優しい記憶方式を用いたパイプライン処理FPGAベースSpMV加速器
A deeply-pipelined FPGA-based SpMV accelerator with a hardware-friendly storage scheme
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出版者サイト
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著者 (4件)：
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資料名：
巻：
12
号：
11
ページ：
20150161-20150161 (J-STAGE)
発行年：
2015年
JST資料番号：
U0039A
ISSN：
1349-2543
資料種別：
逐次刊行物 (A)
記事区分：
短報
発行国：
日本 (JPN)
言語：
英語 (EN)
抄録/ポイント：
抄録/ポイント
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FPGAベースの高性能スパース行列-ベクトル乗算(SpMV)加速器を提案した。ハードウェアに優しい記憶方式を採用し,入れ子構造ブロック圧縮と可変ビット幅コラムインデックス符号化により,冗長な計算とメモリアクセスを大幅に縮小する。提案圧縮方式に基づくパイプライン処理SpMV加速器をFPGA実装し,提案した設計法は試験した行列の殆どで高い性能利得が得られ,従来研究と比べ,メモリ帯域幅稼働率を最大13倍に改善することを実験結果で示した。(翻訳著者抄録)
シソーラス用語：
シソーラス用語/準シソーラス用語
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分類 (3件)：
分類
JSTが定めた文献の分類名称とコードです
図形・画像処理一般
, 回路理論一般
, 専用演算制御装置
引用文献 (14件)：
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[1] K. Asanovic, R. Bodik, B. C. Catanzaro, J. J. Gebis, P. Husbands, K. Keutzer, D. A. Patterson, W. L. Plishker, J. Shalf, S. W. Williams and K. A. Yelick: Technical Report UCB/EECS-2006-183 (2006) 9.
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[2] R. W. Vuduc and H. J. Moon: HPCC (2005) 807. DOI:10.1007/11557654_91
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[3] Y. Saad: Technical Report (2005) 1.
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[4] J. Sun, G. D. Peterson and O. O. Storaasli: FCCM (2007) 349. DOI:10.1109/FCCM.2007.56
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[5] G. Wu, X. Xie, Y. Dou and M. Wang: IEEE Trans. Circuits Syst. II, Exp. Briefs 60 (2013) 791. DOI:10.1109/TCSII.2013.2278111
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