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J-GLOBAL ID：201502217277136790   整理番号：15A1378948

レイアウト技法を使用したC-2C DACにおける底面-プレートキャパシタの影響除去

Elimination of the effect of bottom-plate capacitors in C-2C DAC using a layout technique

著者 (2件)： KHORAMI Ata (Dep. of Electrical Engineering, Sharif Univ. of Technol., Tehran, IRN) ,  SHARIFKHANI Mohammad (Dep. of Electrical Engineering, Sharif Univ. of Technol., Tehran, IRN)
資料名： Microelectronics Journal  (Microelectronics Journal)
巻： 46  号： 12 PA  ページ： 1275-1282  発行年： 2015年12月 
JST資料番号： A0186A  ISSN： 0026-2692  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： C-2Cディジタルアナログコンバータ(DAC)における底面-プレートキャパシタの影響を除去するための効率的なレイアウト技法を提案した。本技法を使用すれば,C-2C構造における2Cキャパシタの底面-プレートキャパシタは1Cキャパシタと並列に配置される。そして,メインの1Cキャパシタのサイズを改良することにより,底面-プレートキャパシタの影響を無くすることができる。このようにして,キャリブレーションの複雑性を回避しつつ,本技法は,底面-プレートキャパシタの対地容量への影響を予防できる。統計シミュレーションは,提案技法が,不整合や漂遊キャパシタといった非理想的な影響に対してロバスト性を有していることを証明した。TSMC90nm技術パラメータを使用して10ビットC-2C DACをCOSMOLマルチフィジックスでモデル化し,提案手法のデモンストレーションをおこなった。シミュレーション結果は,従来のC-2C DACと比較して,INLとDNLのピークが66および116ファクタ改善することを証明した。さらに,本技法を使用すれば,積層キャパシタをMIMキャパシタに沿って使用でき,容量密度を増加できる。90nm CMOS技術において,10ビットC-2C DACのキャパシタ領域は63%を超えて減らすことができた。Copyright 2015 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： *DA変換器 ,  配置設計 ,  CMOS構造 ,  *漂遊容量
準シソーラス用語： *DAコンバータ ,  レイアウト設計

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (5件)： レイアウト ,  技法 ,  DAC ,  底面 ,  キャパシタ