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J-GLOBAL ID:201502234005893534   整理番号:15A0700844

300mmウェハーに60nmCMOS技術で作製した閾電圧が調整出来る垂直MOSFETsに於ける低周波ノイズの削減

Low-frequency noise reduction in vertical MOSFETs having tunable threshold voltage fabricated with 60nm CMOS technology on 300mm wafer process
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巻: 54  号: 4S  ページ: 04DC11.1-04DC11.7  発行年: 2015年04月 
JST資料番号: G0520B  ISSN: 0021-4922  CODEN: JJAPB6  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: イギリス (GBR)  言語: 英語 (EN)
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本報で初めてn-とp-タイプ垂直MOSFETs(V-MOSFETs)の実際の測定データを伴ったDCと低周波ノイズ(LFN)特性を調査した。300mmバルクシリコンウェハープロセスで作製したV-MOSFETsは優れたDC特性とフリッカーノイズの著しい減少を実現した。60nmシリコン柱と100nmのゲート長の作製したV-MOSFETsの測定結果は優れた急峻なサブスレッシュホールドスウィング(n-タイプ 69mV/デケッド,p-タイプ 66mV/デケッド),良いオン電流(n-タイプ281μA,p-タイプ149μA),低いリーク電流(n-タイプ28.1PA/μ,p-タイプ79.6PA/μ)と優れたオンーオフ比(n-タイプ1x107とp-タイプ2x106)を示した。更に,我々が作製したV-MOSFETsはチャンネルドーピング条件を変更することで閾電圧を制御することが可能であり,これは通常のバルクプレーナーMOSFETで広く使用されているように有用で低コストな手法となる。この結果はV-MOSFETsがVthをより精密にそしてドーピング手法とその他の手法例えばメタルゲートの仕事関数エンジニアリング手法を組み合わせることでより柔軟に制御出来ることを示している。更にV-MOSFETsは1/fノイズを抑制出来ることが示された。(LgateWSld/Id2がn-タイプ10-13-10-11μm2/Hzとp-タイプ10-12-10-10μm2/Hz)であり,以前報告されたナノワイヤータイプMOSFET,FinFET,Tri-ゲートとプレーナーMOSFETより一桁から二けた低いレベルである。結果はDCと1/fノイズの性能は基板又はウェル層に印加されるバイアス電圧には依存しないことを証明した。従ってV-MOSFETsは直列接続による回路特性に悪い影響を与える基板とウェル層からの影響を排除出来ることを証明した。(翻訳著者抄録)
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