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J-GLOBAL ID：201502252292364375   整理番号：15A0268587

90nm CMOSによるオフセットキャリブレーションを用いた再構成可能50Mb/s~1GB/sパルス圧縮レーダ信号プロセッサ

A Reconfigurable 50-Mb/s-1Gb/s Pulse Compression Radar Signal Processor With Offset Calibration in 90-nm CMOS

著者 (6件)： LI Jun (Univ. California at San Diego (UCSD), CA, USA) ,  PARLAK Mehmet (Univ. California at San Diego (UCSD), CA, USA) ,  PARLAK Mehmet (Broadcom Corp., CA, USA) ,  MUKAI Hirohito (Panasonic Corp., Tokyo, JPN) ,  MATSUO Michiaki (Panasonic Corp., Yokohama, JPN) ,  BUCKWALTER James F. (Univ. California at San Diego (UCSD), CA, USA)
資料名： IEEE Transactions on Microwave Theory and Techniques  (IEEE Transactions on Microwave Theory and Techniques)
巻： 63  号： 1  ページ： 266-278  発行年： 2015年01月 
JST資料番号： C0229A  ISSN： 0018-9480  CODEN： IETMAB  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： パルス圧縮レーダ(PCR)用の再構成可能な高ダイナミックレンジベースバンド信号プロセッサを示した。この信号プロセッサは,可変利得増幅器(VGA),DA変換器(DAC),アナログ相関器,フラッシュADC,および乗算型遅延同期ループ(DLL)などを含む。本システムは,Barker符号を用いて50Mb/sから1GB/sまでにおいて動作するように構成可能であり,90nm CMOSにより製作された。15cmの距離分解能に対し,1GB/sのピーク速度での総電力消費は,42mWであった。

シソーラス用語： パルス圧縮 ,  キャリブレーション ,  専用プロセッサ ,  *レーダ ,  再構成 ,  増幅器 ,  DA変換器 ,  AD変換器 ,  同期回路 ,  CMOS構造 ,  相関器
準シソーラス用語： DAC【変換器】 ,  DLL【通信】 ,  VGA ,  フラッシュADC ,  再構成可能 ,  自動車レーダ ,  信号プロセッサ

分類 (2件)： レーダ  (ND13010H) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (7件)： CMOS ,  オフセット ,  キャリブレーション ,  再構成可能 ,  パルス圧縮 ,  レーダ ,  信号プロセッサ