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J-GLOBAL ID：201502252897619030   整理番号：15A0682544

CMOSアニーリングによる組合せ最適化問題用20k回転Isingチップ

20k-spin Ising Chip for Combinational Optimization Problem with CMOS Annealing

著者 (6件)： YAMAOKA Masanao (Hitachi, Tokyo, JPN) ,  YOSHIMURA Chihiro (Hitachi, Tokyo, JPN) ,  HAYASHI Masato (Hitachi, Tokyo, JPN) ,  OKUYAMA Takuya (Hitachi, Tokyo, JPN) ,  AOKI Hidetaka (Hitachi, Tokyo, JPN) ,  MIZUNO Hiroyuki (Hitachi, Tokyo, JPN)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2015  ページ： 432-433,433(1)  発行年： 2015年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

シソーラス用語： *CMOS構造 ,  *焼なまし ,  *組合せ最適化問題 ,  *SRAM ,  *Ising模型 ,  基底状態 ,  *コンピュータ ,  計算機アーキテクチャ ,  *問題解決 ,  *半導体チップ ,  状態 ,  スピン ,  最小値 ,  電力効率 ,  相互作用 ,  *スケーリング【計数】 ,  Neumann型コンピュータ ,  スピン状態 ,  最安定配座 ,  *MOS構造

分類 (2件)： 半導体集積回路  (NC03162T) ,  計算機方式・ハードウェア一般  (JC01000W)

タイトルに関連する用語 (3件)： CMOS ,  アニーリング ,  組合せ最適化問題