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J-GLOBAL ID：201502261898390010   整理番号：15A0447106

TLBミスペナルティ削減のための大容量LLCの利用法に関する初期検討

著者 (4件)： 有間英志 (東大 大学院) ,  三輪忍 (東大 大学院) ,  中田尚 (東大 大学院) ,  中村宏 (東大 大学院)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 114  号： 436(ICD2014 110-114)  ページ： 37-42  発行年： 2015年01月22日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年,不揮発性メモリや3次元積層技術等デバイス技術の進歩によって,これまで以上に大容量のメモリをオンチップに実装することが可能となりつつある。また,この様な大容量メモリをラスト・レベル・キャッシュ(LLC)として用いる利用法が提案され,大幅な性能向上が可能であることが示されてきた。しかし,これまでの大容量LLCに関する先行研究では,TLBミスペナルティの影響については,十分な考慮がなされてこなかった。LLCの大容量化に伴い,LLC上に格納されたデータの内,当該ページアドレスがTLB上に存在しないものの割合は増大する。その様なデータがアクセスされるとTLBミスが発生し,キャッシュもしくはメインメモリ上に存在する当該ページテーブルエントリへのアクセスが発生する。このTLBミスペナルティの影響を削減することは,今後LLCの大容量化がさらに進むにつれて極めて重要となる。そこで本研究では,大容量LLC上において,ページテーブルエントリを保持するラインの存在割合を最適化し,ページテーブルへのアクセスの殆どをLLC上でヒットさせることによって,TLBミスペナルティの削減を目指す。本稿では,これを行うためのキャッシュリプレイスメントアルゴリズムを検討し評価を行った。(著者抄録)

シソーラス用語： *大容量メモリ ,  *半導体チップ ,  *バッファ方式 ,  *キャッシュメモリ ,  ペナルティ ,  番地方式 ,  *記憶管理 ,  主メモリ ,  ページング
準シソーラス用語： TLB ,  LLC ,  ミスペナルティ

分類 (1件)： 記憶装置  (JC04060F)

引用文献 (15件)：

• Wulf, W. A. and McKee, S. A.: Hitting the Memory Wall: Implications of the Obvious, SIGARCH Comp. Arch. News, Vol. 23, No. 1, pp. 20-24 (1995).
• Wu, X., Li, J., Zhang, L., Speight, E., Rajamony, R. and Xie, Y.: Hybrid Cache Architecture with Disparate Memory Technologies, ISCA, pp. 34-45 (2009).
• Zhang, W. and Li, T.: Exploring Phase Change Memory and 3D Die-Stacking for Power/Thermal Friendly, Fast and Durable Memory Architectures, PACT, pp. 101-112 (2009).
• Arima, E., Noguchi, H., Nakada, T., Miwa, S., Takeda, S., Fujita, S. and Nakamura, H.: Fine-Grain Power-Gating on STT-MRAM Peripheral Circuits with Locality-aware Access Control, The Memory Forum (2014).
• 有間英志,薦田登志矢,中田 尚,三輪 忍,野口紘希,野村久美子,安部恵子,藤田忍,中村 宏:低CPU負荷を考慮したSTT-MRAMラスト・レベル・キャッシュの要求性能の解析,電子情報通信学会論文誌A,Vol.J97-A, No. 10, pp. 629-647 (2014).

タイトルに関連する用語 (5件)： TLB ,  ミス ,  ペナルティ ,  大容量 ,  初期