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J-GLOBAL ID：201502280457849330   整理番号：15A0613098

メモリスタレシオド論理(MRL)ゲートのための信号劣化軽減法

A signal degradation reduction method for memristor ratioed logic (MRL) gates

著者 (9件)： LIU Bosheng (State Key Lab of Computer Architecture, Inst. of Computing Technol., Chinese Acad. of Sciences) ,  LIU Bosheng (Univ. of Chinese Acad. of Sciences) ,  WANG Ying (State Key Lab of Computer Architecture, Inst. of Computing Technol., Chinese Acad. of Sciences) ,  WANG Ying (Univ. of Chinese Acad. of Sciences) ,  YOU Zhiqiang (Coll. of Computer Sci. and Electronic Engineering, Hunan Univ.) ,  HAN Yinhe (State Key Lab of Computer Architecture, Inst. of Computing Technol., Chinese Acad. of Sciences) ,  HAN Yinhe (Univ. of Chinese Acad. of Sciences) ,  LI Xiaowei (State Key Lab of Computer Architecture, Inst. of Computing Technol., Chinese Acad. of Sciences) ,  LI Xiaowei (Univ. of Chinese Acad. of Sciences)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 12  号： 8  ページ： 20150062-20150062 (J-STAGE)  発行年： 2015年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本稿では,メモリスタレシオド論理(MRL)ゲートのための信号劣化を除去する設計戦略を報告した。この戦略に基づいて,新しいMRLベースの1ビット全加算器を提案した。回路中のインバータは効果的に劣化を除去し,信号完全性を回復することができた。提案した1ビット全加算器の有効性を評価するために,8ビットの全加算器をひとつの研究事例として示した。従来のMRLベースのスタンダードセル設計との比較で提案回路は,メモリスタセルを11.1%,CMOSトランジスタを22.2%,ビアを38.9%,電力を58%減らすことができた。従来のMRLベースの最適化設計との比較では提案回路が,メモリスタセルを11.1%,CMOSトランジスタを12.5%,電力を98.1%,エネルギーを98.1%減らすことができた。(翻訳著者抄録)

シソーラス用語： *回路部品 ,  論理回路 ,  *論理素子 ,  信号現象 ,  劣化 ,  戦略 ,  加算器 ,  完全性
準シソーラス用語： *メモリスタ ,  信号完全性 ,  信号劣化 ,  設計戦略 ,  全加算器 ,  *論理ゲート

分類 (2件)： 論理回路  (NC05070B) ,  半導体集積回路  (NC03162T)

引用文献 (10件)：

• [1] A. C. Torrezan, J. P. Strachan, G. Medeiros-Ribeiro and R. S. Williams: Nanotechnology 22 (2011) 485203. DOI:10.1088/0957-4484/22/48/485203
• [2] A. Jog, A. K. Mishra, C. Xu, Y. Xie, V. Narayanan, R. Iyer and C. R. Das: Design Automat. Conf. (2012) 243. DOI:10.1145/2228360.2228406
• [3] K. Schuegraf, M. C. Abraham, A. Brand, M. Naik and R. Thakur: IEEE J. Electron Devices Soc. 1 (2013) 66. DOI:10.1109/JEDS.2013.2271582
• [4] E. Linn, R. Rosezin, S. Tappertzhofen, U. Bottger and R. Waser: Nanotechnology 23 (2012) 305205. DOI:10.1088/0957-4484/23/30/305205
• [5] B. Liu, Z. You, X. Li, J. Kuang and Z. Qin: IEICE Electron. Express 10 (2013) 20130369. DOI:10.1587/elex.10.20130369

タイトルに関連する用語 (3件)： 論理 ,  ゲート ,  信号劣化