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J-GLOBAL ID:201502281745057223   整理番号:15A0290462

リアルタイムアナログ信号処理のための分散性遅延線路の高速設計法

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巻: J97-C  号: 12  ページ: 554-556 (WEB ONLY)  発行年: 2014年12月01日 
JST資料番号: U0472A  ISSN: 1881-0217  資料種別: 逐次刊行物 (A)
記事区分: 短報  発行国: 日本 (JPN)  言語: 日本語 (JA)
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半波長線路の真ん中を180度折り曲げてC形状にした結合伝送線路(C-section)は,結合長が1/4波長の奇数倍となる周波数で群遅延が極大値をとる。このようなC-sectionを複数直列に接続し,個々の長さを調整することにより,所望の周波数特性をもつ群遅延線路を作ることができる。これはリアルタイム信号処理には欠かせない技術であるが,その設計には1計算あたり約2時間を要するフルウェーブ解析(HFSS)を繰り返して最適化を行う必要がある。一つの構造設計に数週間を要した設計時間の短縮を目指して,本論文ではC-section特性のデータベース化を行い,これを数値的に合成する手法が有効であることを示す。一例として2週間を要した設計作業が1日で完了でき,フルウェーブ解析と同等な結果が得られることを報告する。(著者抄録)
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分類 (1件):
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伝送線 
タイトルに関連する用語 (5件):
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