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J-GLOBAL ID：201502286246081026   整理番号：15A0546378

低スキュー3Dクロック分配ネットワークとの中継伝送スルーチップインターフェイス

Relay Transmission Thruchip Interface with Low-Skew 3D Clock Distribution Network

著者 (2件)： TAKE Yasuhiro (Keio Univ.) ,  KURODA Tadahiro (Keio Univ.)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E98.C  号： 4  ページ： 322-332 (J-STAGE)  発行年： 2015年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本文は,中継伝送方式を用いた誘導結合インターフェイスおよび3Dチップ積層に対して外部基準クロック源と同期化する低スキュー3Dクロック分配ネットワークを示す。データリンク内のコイル数を低減するために,コイルを一つ用いた中継伝送方式を提案する。世界で初めてクロック・データ回復(CDR)に対して結合共振を使用し,クロック源同期クロックリンクを除去できるようになった。結果として,必要とするコイルの全数は従来の必要数の1/5に低減し,データレート,レイアウト面積およびエネルギー消費がかなり改善された。低スキュー3Dクロック分配ネットワークは垂直結合LC発振器および水平結合リング発振器を使用する。本提案の周波数同期・位相プリング方式は同期範囲を±10%広げる。二つの試験チップを設計し,0.18μm CMOSで作製した。中継伝送スルーチップインターフェイス(TCI)を用いた本提案のインターフェイスの帯域幅は2.7Gb/s/mm²であり,チップ当りのエネルギー消費は0.9pJ/b/チップである。クロックスキューは1.8Vおよび0.9V電源下で18psおよび25psよりも低い。分配RMSジッタは1.72psよりも小さい。(翻訳著者抄録)

シソーラス用語： *通信方式 ,  *インタフェイス ,  光共振器 ,  集積 ,  *三次元 ,  *信号同期 ,  同期信号 ,  *信号再生 ,  クロック ,  *半導体チップ ,  信号歪 ,  *リンク結合 ,  *計算機網 ,  伝送速度 ,  レイアウト ,  面積 ,  エネルギー消費 ,  結合 ,  LC発振器 ,  リング発振器 ,  周波数同期 ,  *CMOS構造 ,  帯域幅 ,  実効値 ,  ジッタ ,  *LSI【IC】 ,  スケーリング【計数】 ,  *電磁結合 ,  *積層構造 ,  誤り率
準シソーラス用語： *中継伝送 ,  スルーチップインタフェイス ,  結合共振器 ,  三次元集積 ,  クロック分配 ,  CDR【デジィタル通信】 ,  データリンク ,  垂直結合 ,  水平結合 ,  RMS ,  誘導結合 ,  BER【誤り率】

分類 (2件)： 半導体集積回路  (NC03162T) ,  通信方式一般  (ND07010E)

引用文献 (16件)：

• [1] G. E. Moore, “No exponential is forever: But “Forever” can be delayed!,” IEEE ISSCC Dig. Tech. Papers, pp.20–23, Feb. 2003.
• [2] N. Miura, Y. Kohama, Y. Sugimori, H. Ishikuro, T. Sakurai, and T. Kuroda, “An 11 Gb/s inductive-coupling link with bust transmission,” Proc. ISSCC, pp.298–299, Feb. 2008.
• [3] N. Miura, Y. Kohama, Y. Sugimori, H. Ishikuro, T. Sakurai, and T. Kuroda, “A high-speed inductive-coupling link with burst transmission,” IEEE J. Solid-State Circuits, vol.44, no.3, pp.947–954, Mar. 2009.
• [4] M. Saito, N. Miura, and T. Kuroda, “A 2 Gb/s 1.8 pJ/b/chip inductive-coupling through-chip bus for 128-Die NAND-flash memory stacking,” ISSCC Dig. Tech. Papers, pp.440–441, Feb. 2010.
• [5] J. Kim, I. Verbauwhede, and M.-C. F. Chang, “Design of an interconnect architecture and signaling technology for parallelism in communication,” IEEE Transactions on VLSI Systems, vol.15, no.8, pp.881–894, Aug. 2007.

タイトルに関連する用語 (4件)： スキュー ,  3D ,  クロック分配ネットワーク ,  中継伝送