特許
J-GLOBAL ID：201503003380062545
カプラ、電子部品、及び電子部品の製造方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
鷲頭 光宏
, 緒方 和文
, 黒瀬 泰之
公報種別：再公表公報
出願番号（国際出願番号）：JP2013054513
公開番号（公開出願番号）：WO2013-129251
出願日： 2013年02月22日
公開日（公表日）： 2013年09月06日
要約：
導体膜と抵抗膜の接触抵抗を抑えつつ、周波数による減衰量の違いを低減する。 カプラ1Aは、それぞれ基板(基板K1,平坦化膜H0,及び絶縁膜H01)上に設けられた入力端子及び出力端子と、基板上に設けられ、一端が入力端子に、他端が出力端子にそれぞれ接続された主線路と、それぞれ基板上に設けられた導体膜M1及び抵抗膜R1を含み、導体膜M1の一部で主線路と電磁気的に結合する副線路とを備え、導体膜M1は、配線パターンL23,L25を有し、抵抗膜R1は、配線パターンL23と基板との間に嵌入するように配置された端部R13aと、配線パターンL25と基板との間に嵌入するように配置された端部R13bとを含む抵抗膜パターンR13を有し、端部R13a,R13bはそれぞれ、少なくとも上面及び端面で導体膜M1に接触する。
請求項（抜粋）：
基板と、
それぞれ前記基板上に設けられた入力端子及び出力端子と、
前記基板上に設けられ、一端が前記入力端子に、他端が前記出力端子にそれぞれ接続された主線路と、
それぞれ前記基板上に設けられた導体膜及び抵抗膜を含み、前記導体膜の一部で前記主線路と電磁気的に結合する副線路とを備え、
前記導体膜は、第1及び第2の配線パターンを有し、
前記抵抗膜は、前記第1の配線パターンと前記基板との間に嵌入するように配置された第1の端部と、前記第2の配線パターンと前記基板との間に嵌入するように配置された第2の端部とを含む第1の抵抗膜パターンを有し、
前記第1及び第2の端部はそれぞれ、少なくとも上面及び端面で前記導体膜に接触する
ことを特徴とするカプラ。
IPC (2件)：
FI (2件)：
Fターム (1件)：
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