特許

J-GLOBAL ID：201503003483848929

プログラマブルロジックデバイス

発明者： 飯田 博之
出願人/特許権者： 三菱電機株式会社
代理人 (2件)： 溝井 章司 ,  山地 博人
公報種別：公開公報
出願番号（国際出願番号）：特願2013-255528
公開番号（公開出願番号）：特開2015-115727
出願日： 2013年12月11日
公開日（公表日）： 2015年06月22日
要約：

【課題】論理回路を3重化せずに2重化された構成であっても、演算結果不一致時に正常な演算結果を得ることを可能とし、正常な演算結果を得るために費やす時間を短縮する。【解決手段】制御部700は、演算結果比較部500により2つの論理回路からの2つの演算結果が一致しないと判定されるまでは、CRAMフレームに設定されている順序に沿ってCRAMフレームデータのエラー検知をサイクリックに行う通常エラー検知処理をエラー検知部200に行わせ、演算結果比較部500により2つの演算結果が一致しないと判定された際に、エラー検知部200の通常エラー検知処理を中止させ、2つの論理回路のうちのいずれかの論理回路を先処理論理回路として選択し、先処理論理回路のCRAMフレームデータに対するエラー検知をエラー検知部200に行わせる。【選択図】図1

請求項（抜粋）：

冗長化された2つの論理回路と、 前記2つの論理回路の回路構成が示される2つの回路構成情報に対して、回路構成情報ごとにエラー検知を行うエラー検知部と、 前記2つの論理回路が演算を行う度に、前記2つの論理回路からの2つの演算結果を比較し、前記2つの演算結果が一致するか否かを判定する演算結果比較部と、 前記演算結果比較部により前記2つの演算結果が一致しないと判定されるまでは、前記2つの回路構成情報に設定されている順序に沿って回路構成情報ごとのエラー検知をサイクリックに行う通常エラー検知処理を前記エラー検知部に行わせ、前記演算結果比較部により前記2つの演算結果が一致しないと判定された際に、前記エラー検知部の前記通常エラー検知処理を中止させ、前記2つの論理回路のうちのいずれかの論理回路を先処理論理回路として選択し、前記先処理論理回路の回路構成情報に対するエラー検知を前記エラー検知部に行わせる制御部とを有することを特徴とするプログラマブルロジックデバイス。

IPC (1件)：

H03K 19/177

FI (1件)：

H03K19/177

Fターム (5件)：

5J042AA10 ,  5J042BA02 ,  5J042CA18 ,  5J042CA20 ,  5J042DA03