特許
J-GLOBAL ID：201503003806240623
メモリ制御装置及びメモリ制御方法
発明者：
出願人/特許権者：
代理人 (4件)：
田澤 英昭
, 濱田 初音
, 久米 輝代
, 河村 秀央
公報種別：公開公報
出願番号（国際出願番号）：特願2013-141563
公開番号（公開出願番号）：特開2015-014934
出願日： 2013年07月05日
公開日（公表日）： 2015年01月22日
要約：
【課題】シーケンス制御を高速に実行することのできるメモリ制御装置を得る。【解決手段】ビット演算テーブル格納部10は、ビット単位の論理演算の結果を予めテーブルとして保持する。ルックアップテーブル部19は、ビット演算テーブル格納部10の1つのテーブルを保持する。データラッチ部17は、ビット抽出挿入部16が抽出したビットデータをラッチし、ビットセレクタ部18は、データラッチ部17がラッチしたビットデータの出力に応じて、ルックアップテーブル部19に保持したテーブルから1つのビットを選択する。リードライト制御部20は、デバイスメモリ6への書きこみに対してデバイスメモリ6から読み出したワードデータのうち1ビットをビットセレクタ部18が出力する1ビットと入れ替えたワードデータを再度デバイスメモリ6へ書き戻す制御を行う。【選択図】図1
請求項（抜粋）：
接点の論理演算からなるラダーを処理するプログラマブルコントローラにおけるデバイスメモリの値を制御するメモリ制御装置において、
ビット単位の前記論理演算の結果を予めテーブルとして保持するビット演算テーブル格納部と、
前記ビット演算テーブル格納部から1つのテーブルを取得して保持するルックアップテーブル部と、
前記デバイスメモリから読み出されたワードデータからビット選択入力に基づいてビットデータを抽出するビット抽出挿入部と、
前記ビット抽出挿入部が抽出したビットデータをラッチするデータラッチ部と、
前記データラッチ部がラッチしたビットデータの出力に応じて、前記ルックアップテーブル部に保持したテーブルから1つのビットを選択するビットセレクタ部と、
前記デバイスメモリへの書きこみに対して当該デバイスメモリからワードデータを読み出し、このワードデータのうち1ビットを前記ビットセレクタ部が出力する1ビットと入れ替えたワードデータを再度前記デバイスメモリへ書き戻す制御を行うリードライト制御部とを備えたことを特徴とするメモリ制御装置。
IPC (1件)：
FI (1件)：
Fターム (12件)：
5H220BB03
, 5H220CC05
, 5H220CX01
, 5H220CX04
, 5H220DD04
, 5H220EE07
, 5H220FF03
, 5H220JJ12
, 5H220JJ41
, 5H220JJ55
, 5H220KK02
, 5H220KK06
