特許

J-GLOBAL ID：201503009038368460

半導体装置

発明者： 安本 恭章 ,  梁瀬 直子 ,  阿部 和秀 ,  内原 士 ,  斉藤 泰伸 ,  仲 敏行 ,  吉岡 啓 ,  小野 祐 ,  大野 哲也 ,  藤本 英俊 ,  増子 真吾 ,  古川 大 ,  八木 恭成 ,  湯元 美樹 ,  飯田 敦子 ,  村上 友佳子 ,  もたい 貴子
出願人/特許権者： 株式会社東芝
代理人 (3件)： 池上 徹真 ,  須藤 章 ,  松山 允之
公報種別：公開公報
出願番号（国際出願番号）：特願2014-052765
公開番号（公開出願番号）：特開2015-177069
出願日： 2014年03月14日
公開日（公表日）： 2015年10月05日
要約：

【課題】電気特性の変動が抑制された半導体装置を提供する。【解決手段】実施形態の半導体装置は、GaN系半導体層と、GaN系半導体層上に設けられるソース電極と、GaN系半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極との間の、GaN系半導体層上に設けられるゲート電極と、ゲート電極とドレイン電極との間に、GaN系半導体層に接して設けられる第1の導電層と、を備える。【選択図】図1

請求項（抜粋）：

GaN系半導体層と、 前記GaN系半導体層上に設けられるソース電極と、 前記GaN系半導体層上に設けられるドレイン電極と、 前記ソース電極と前記ドレイン電極との間の、前記GaN系半導体層上に設けられるゲート電極と、 前記ゲート電極と前記ドレイン電極との間に、前記GaN系半導体層に接して設けられる第1の導電層と、 を備えることを特徴とする半導体装置。

IPC (5件)：

H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 29/786 ,  H01L 21/336

FI (6件)：

H01L29/80 H ,  H01L29/78 618B ,  H01L29/78 619A ,  H01L29/78 617S ,  H01L29/78 617T ,  H01L29/78 618E

Fターム (37件)：

5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GD10 ,  5F102GJ03 ,  5F102GJ10 ,  5F102GK04 ,  5F102GK08 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ01 ,  5F102GR12 ,  5F102GS07 ,  5F102GT01 ,  5F110AA26 ,  5F110BB12 ,  5F110CC01 ,  5F110DD01 ,  5F110DD04 ,  5F110EE02 ,  5F110EE14 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF07 ,  5F110GG04 ,  5F110GG12 ,  5F110GG19 ,  5F110HK03 ,  5F110HK04 ,  5F110HK21 ,  5F110NN02 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24