特許
J-GLOBAL ID:201503013357271990
半導体装置、電子部品、及び電子機器
発明者:
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2015-057814
公開番号(公開出願番号):特開2015-201245
出願日: 2015年03月20日
公開日(公表日): 2015年11月12日
要約:
【課題】書き込み動作に優れた半導体装置を提供する。【解決手段】ソース線SLに与えたデータ電圧を、ビット線BLを介してメモリセルMCのノードFNに与える構成において、ビット線BLに接続されるメモリセルMC間にスイッチWESを設ける。データ電圧をメモリセルMCのノードFNに与える期間で、ビット線BLのメモリセルMC間に設けられるスイッチWESをオフにすることで、ビット線BLに寄生する寄生容量を減らすことができ、メモリセルMCへのデータ電圧の書き込みを高速に行うことができる。【選択図】図1
請求項(抜粋):
第1のメモリセルと、第2のメモリセルと、第1の配線と、第2の配線と、スイッチと、を有する半導体装置であって、
第1のメモリセルは、第1のトランジスタと、第2のトランジスタと、容量素子と、を有し、
前記第1の配線は、データ電圧が与えられる機能を有し、
前記第2の配線は、前記第1のトランジスタを介して前記第1の配線の前記データ電圧が与えられる機能を有し、
前記第1のメモリセルは、前記第2のトランジスタを介して前記第2の配線の前記データ電圧が与えられる機能を有し、
前記第1のメモリセルは、前記容量素子の一方の電極と、前記第1のトランジスタのゲートと、前記第2のトランジスタのソース又はドレインの一方とが電気的に接続されたノードに、前記データ電圧に応じた電荷を保持することができる機能を有し、
前記第1のメモリセルは、前記第1の配線に電気的に接続され、
前記第2のメモリセルは、前記第1の配線に電気的に接続され、
前記第1のメモリセルは、前記第2の配線に電気的に接続され、
前記第2のメモリセルは、前記第2の配線に電気的に接続され、
前記スイッチは、前記第1のメモリセルに電気的に接続された前記第2の配線と、第2のメモリセルに電気的に接続された前記第2の配線と、の間に設けられ、
前記スイッチは、前記第1のメモリセルの前記ノードに前記データ電圧に応じた電荷を与えられる期間において、オフ状態とすることができる機能を有することを特徴とする半導体装置。
IPC (8件):
G11C 11/409
, G11C 11/405
, H01L 21/824
, H01L 27/108
, H01L 21/823
, H01L 27/06
, H01L 27/088
, H01L 29/786
FI (7件):
G11C11/34 362B
, G11C11/34 352B
, H01L27/10 321
, H01L27/06 102A
, H01L27/08 102E
, H01L29/78 618B
, H01L29/78 613B
Fターム (116件):
5F048AB01
, 5F048AC01
, 5F048AC10
, 5F048BA14
, 5F048BA16
, 5F048BB03
, 5F048BB06
, 5F048BB09
, 5F048BB11
, 5F048BD10
, 5F048BF02
, 5F048BF04
, 5F048BF07
, 5F048BF11
, 5F048CB01
, 5F083AD02
, 5F083AD21
, 5F083AD69
, 5F083GA01
, 5F083GA03
, 5F083GA05
, 5F083GA06
, 5F083GA11
, 5F083HA02
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, 5F083JA04
, 5F083JA05
, 5F083JA19
, 5F083JA36
, 5F083JA37
, 5F083JA39
, 5F083JA56
, 5F083JA58
, 5F083JA60
, 5F083LA12
, 5F083LA16
, 5F083LA21
, 5F083MA06
, 5F083MA16
, 5F083PR21
, 5F083PR33
, 5F083ZA23
, 5F110BB05
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, 5M024HH01
, 5M024HH11
, 5M024PP01
, 5M024PP03
, 5M024PP05
, 5M024PP07
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