特許
J-GLOBAL ID：201503016493488569
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
特許業務法人前田特許事務所
公報種別：再公表公報
出願番号（国際出願番号）：JP2012003207
公開番号（公開出願番号）：WO2013-005364
出願日： 2012年05月16日
公開日（公表日）： 2013年01月10日
要約：
メモリセルアレイ(40)は、複数のメモリセル(MC)内のセルトランジスタ(CT)のゲートに接続された複数のワード線(WL)と、複数の第1の制御線(BL)と、複数の第2の制御線(SL)と、第1の信号に従って第1の制御線(BL)を一括して接地する第1の接地回路(42)とを備え、第1の接地回路(42)は、第1の制御線(BL)にそれぞれ対応して設けられ、ドレインが、当該第1の制御線(BL)と接続された複数の第1のトランジスタ(BT)と、そのソースを共通して接地する第1の接地配線(GD1)と、そのゲートに第1の信号を供給する第1の信号配線(BC)とを備えている。
請求項（抜粋）：
第1の制御線と第2の制御線との間に接続された、メモリ素子とセルトランジスタとを含む、複数のメモリセルが行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、
前記メモリセルアレイは、
各行にそれぞれ対応し、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに接続され、行方向に延伸する複数のワード線と、
複数の前記第1の制御線と、
複数の前記第2の制御線と、
与えられた第1の信号に従って、前記複数の第1の制御線を一括して接地する、少なくとも1つの第1の接地回路とを備え、
前記第1の接地回路は、
前記複数の第1の制御線にそれぞれ対応して設けられており、ドレインが、当該第1の制御線と接続された複数の第1のトランジスタと、
前記複数の第1のトランジスタのソースを共通して接地する第1の接地配線と、
前記複数の第1のトランジスタのゲートにそれぞれ接続され、当該ゲートに前記第1の信号を供給する第1の信号配線とを備えている
ことを特徴とする半導体記憶装置。
IPC (2件)：
FI (3件)：
G11C13/00 140
, G11C13/00 110R
, H01L27/10 448
5F083FZ10
, 5F083GA11
, 5F083KA01
, 5F083KA02
, 5F083KA05
, 5F083KA11
, 5F083KA16
, 5F083LA02
, 5F083LA10
, 5F083LA12
, 5F083LA16
, 5F083LA18
, 5F083LA20
