特許
J-GLOBAL ID：201503018100538244
メモリ要求を行う方法、装置、およびコンピュータ・プログラム製品(システム・メモリへの効率的なメタビットの記憶)
発明者：
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出願人/特許権者：
代理人 (2件)：
上野 剛史
, 太佐 種一
公報種別：公表公報
出願番号（国際出願番号）：特願2014-526025
公開番号（公開出願番号）：特表2015-503130
出願日： 2012年11月16日
公開日（公表日）： 2015年01月29日
要約：
【課題】システム・メモリにメタビットを効率的に記憶する機構を提供すること。【解決手段】機構は、L/GビットとSUEビットを組み合わせてメタビットを形成する。そして、機構は、最初のサイクルのデータでキャッシュ・ラインのローカル/グローバル状態を判定する。機構は、要求元のキャッシュにデータを転送し、要求元のキャッシュは、キャッシュ・ラインのローカル/グローバル状態に基づいて要求をグローバルに再発行することができる。機構は次いで、2番目、すなわち後続のサイクルのデータでキャッシュ・ラインの特殊訂正不能エラーの状態を判定する。機構は、要求がグローバルに再発行されたかどうかに関係なくエラー処理を行う。【選択図】図7
請求項（抜粋）：
データ処理システム内でメモリ要求を行う方法であって、
複数のデータ・ブロックにキャッシュ・ラインを記憶するステップであって、前記複数のデータ・ブロックの各データ・ブロックはエラー訂正符号ビットのセットと1つのメタビットとを有し、前記複数のデータ・ブロックの前記メタビットが組み合わさってローカル/グローバル状態および特殊訂正不能エラー・ビットを示す、ステップと、
前記キャッシュ・ラインを求める要求をローカルに発行するステップと、
1番目のサイクルで前記複数のブロックのデータのうち第1のブロックのデータを受け取るステップと、
前記第1のブロックのデータのメタビットを特定するステップと、
前記第1のブロックのデータの前記メタビットに基づいて前記キャッシュ・ラインのローカル/グローバル状態を判定するステップと
を含む方法。
IPC (1件)：
FI (3件)：
G06F12/08 507H
, G06F12/08 531B
, G06F12/08 541Z
5B005KK14
, 5B005MM01
, 5B005NN42
, 5B005WW12
, 5B005WW17
