特許

J-GLOBAL ID：201503020239746806

半導体装置及びその製造方法

発明者： 押野 雄一
出願人/特許権者： 株式会社東芝
代理人 (6件)： 原 拓実 ,  野木 新治 ,  高橋 拓也 ,  黒田 久美子 ,  大西 邦幸 ,  石川 隆史
公報種別：公開公報
出願番号（国際出願番号）：特願2013-249484
公開番号（公開出願番号）：特開2015-106695
出願日： 2013年12月02日
公開日（公表日）： 2015年06月08日
要約：

【課題】IGBT領域側のPN接合部分に欠陥を生じさせること及びダイオード領域側のオーミック特性を低下させることを抑制することができる半導体装置及びその製造方法を提供すること。【解決手段】実施形態の半導体装置は、第1面及び第2面を有する半導体基板と、第1面側に設けられた第1導電型の第1半導体領域と、第1面側に形成され、第1半導体領域の一部に設けられた第2導電型の第2半導体領域と、第1面に設けられ、第1半導体領域よりも第1導電型不純物濃度が低い第1導電型の第3半導体領域と、第2面側に設けられた第1導電型の第1半導体層と、第1半導体領域及び第3半導体領域と第2面との間に設けられた第2導電型の第2半導体層と、第1半導体領域と第2半導体領域上に設けられた金属層と、金属層と第3半導体領域上に設けられたアルミニウム層と、を具備していることを特徴とする。【選択図】図1

請求項（抜粋）：

第1面及び第2面を有する半導体基板と、 前記第1面側に設けられた第1導電型の第1半導体領域と、 前記第1面側に形成され、前記第1半導体領域の一部に設けられた第2導電型の第2半導体領域と、 前記第1面に設けられ、前記第1半導体領域よりも第1導電型不純物濃度が低い第1導電型の第3半導体領域と、 前記第2面側に設けられた第1導電型の第1半導体層と、 前記第1半導体領域及び前記第3半導体領域と前記第2面との間に設けられた第2導電型の第2半導体層と、 前記第1面側から前記第2面側に向かって前記第2半導体層まで絶縁膜を介して設けられたゲート電極と、 前記第1半導体領域と前記第2半導体領域上に設けられた金属層と、 前記金属層と前記第3半導体領域上に設けられたアルミニウム層と、 を具備していることを特徴とする半導体装置。

IPC (5件)：

H01L 29/78 ,  H01L 29/739 ,  H01L 27/04 ,  H01L 21/28 ,  H01L 29/417

FI (6件)：

H01L29/78 652M ,  H01L29/78 653A ,  H01L29/78 655D ,  H01L29/78 657D ,  H01L21/28 301R ,  H01L29/50 B

Fターム (18件)：

4M104AA01 ,  4M104BB01 ,  4M104BB02 ,  4M104BB14 ,  4M104BB30 ,  4M104CC01 ,  4M104CC05 ,  4M104DD43 ,  4M104EE03 ,  4M104EE09 ,  4M104EE15 ,  4M104FF02 ,  4M104FF17 ,  4M104FF18 ,  4M104GG02 ,  4M104GG06 ,  4M104HH04 ,  4M104HH15