特許
J-GLOBAL ID：201503020545896706
メモリシステムおよびメモリシステムのアセンブリ方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2013-232541
公開番号（公開出願番号）：特開2015-094997
出願日： 2013年11月08日
公開日（公表日）： 2015年05月18日
要約：
【課題】チップイネーブル信号数を削減可能な実装変更を簡便かつ効率よく行うこと。【解決手段】メモリパッケージに含まれる各メモリチップは、前記チップアドレスとの比較対象であるnビットの情報であって、自メモリチップを識別するための第1の情報を記憶する第1の記憶部と、nビットの前記第1の情報のうちの有効ビットを決定するための第2の情報を記憶する第2の記憶部と、前記第2の情報に基づいてnビットの前記第1の情報および前記チップアドレスの有効ビットを決定する制御部とを備える。【選択図】図3
請求項（抜粋）：
不揮発性のメモリセルアレイを有するメモリチップを複数個含むメモリパッケージと、
チップイネーブルおよびチップアドレスに基づいて前記メモリパッケージから1つのメモリチップを選択するコントローラとを備え、
前記各メモリチップは、
前記チップアドレスとの比較対象であるnビット(nは2以上の整数)の情報であって、自メモリチップを識別するための第1の情報を記憶する第1の記憶部と、
nビットの前記第1の情報のうちの有効ビットを決定するための第2の情報を記憶する第2の記憶部と、
前記第2の情報に基づいてnビットの前記第1の情報および前記チップアドレスの有効ビットを決定する制御部と、
を備えることを特徴とするメモリシステム。
IPC (1件)：
FI (1件)：
Fターム (1件)：
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