特許
J-GLOBAL ID：201503027152482513
フラッシュメモリ制御装置、フラッシュメモリ制御方法及びフラッシュメモリ制御用プログラム
発明者：
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出願人/特許権者：
代理人 (1件)：
本田 崇
公報種別：特許公報
出願番号（国際出願番号）：特願2012-241497
公開番号（公開出願番号）：特開2014-092833
特許番号：特許第5683558号
出願日： 2012年11月01日
公開日（公表日）： 2014年05月19日
請求項（抜粋）：
【請求項1】 複数物理ブロックを有するフラッシュメモリの物理ブロック割り当てを制御するフラッシュメモリ制御装置において、
時刻情報を取り出し可能である計時手段と、
計時手段から時刻情報を取り出し、得られた時刻情報に基づく演算加工により割り当て開始する物理ブロック番号を決定する決定手段と、
前記決定手段により決定された物理ブロック番号に対応する物理ブロックについてデータ書き込みが可能であるか否かを検出し、データ書き込みが可能である物理ブロックである場合には、この物理ブロックから割り当てを行ってデータを書き込む一方、前記検出結果の物理ブロックがデータ書き込み不可能である場合には、この物理ブロックの物理ブロック番号を1づつ更新してデータ書き込みが可能である物理ブロックを得て、この物理ブロックから割り当てを行ってデータを書き込む処理手段と
を具備することを特徴とするフラッシュメモリ制御装置。
IPC (3件)：
G06F 12/16 ( 200 6.01)
, G06F 12/02 ( 200 6.01)
, G06F 12/00 ( 200 6.01)
G06F 12/16 310 A
, G06F 12/02 510 A
, G06F 12/02 570 A
, G06F 12/00 597 U
